此标签下有2条笔记。
CT-ΔΣ时钟抖动缓解与FIR反馈DAC
CT-ΔΣ 时钟抖动缓解与 FIR 反馈 DAC 缓解 CT-ΔΣ 调制器时钟抖动的方案涵盖从脉冲形状选择到 FIR 反馈 DAC 等架构级技术。其中 FIR 反馈 DAC 是最优雅的设计——通过半数字 FIR 滤波器 F(z) 将单比特输出变换为 M 抽头加权和，使反馈波形步高降低 20log10(M) dB，同时 NTF 可通过系数调谐 + 补偿 FIR 路径精确恢复。 前后关系 上下文：§9.3 揭示了 CT-ΔΣ 时钟抖动噪声的数学模型——带内抖动噪声 J∝(v[n]−v[n−1])2，与 transition 高度和 NTF 高频增益相关。§9.4-§9.5 在此基础上探讨如何从架...
CT-ΔΣ过量延迟分析与补偿
CT-ΔΣ 过量延迟分析与补偿 过量延迟（Excess Loop Delay, ELD）是 CT-ΔΣ 调制器中最突出的非理想性。量化器及 DEM 逻辑的有限延迟破坏了脉冲不变变换的前提，使 NTF 偏离设计值甚至导致失稳。Pavan 提出的基于 Taylor 级数的 ELD 补偿方法避免了繁琐的 s↔z 域变换，可系统化处理任意阶数和任意 DAC 脉冲形状。 前后关系 上下文：在 Ch.8 中，CT-ΔΣ 调制器设计基于脉冲不变变换，假设 DAC 脉冲在采样时刻前完整输出。然而实际电路中（图 9.1），量化器采样（clk_adc）后需时间完成再生和 DEM 逻辑，DAC（clk_dac）只能...