Sukumaran 2014: Low Power Design Techniques for Single-Bit Audio CT ΔΣ ADCs Using FIR Feedback

来源: A. Sukumaran and Shanthi Pavan, “Low Power Design Techniques for Single-Bit Audio Continuous-Time Delta Sigma ADCs Using FIR Feedback,” IEEE JSSC, vol. 49, no. 11, pp. 2515-2526, Nov. 2014.

基本信息

项目	内容
期刊	IEEE JSSC (Journal of Solid-State Circuits)
年份	2014
作者	Amrith Sukumaran (IIT Madras), Shanthi Pavan (IIT Madras)
领域	单比特 CT-ΔΣ + FIR DAC 音频 ADC 设计
工艺	0.18 μm CMOS, 1.8V
DOI	10.1109/JSSC.2014.2332885

论文定位

本文是单比特 CTDSM + FIR 反馈 DAC 架构的系统性设计论文，核心贡献包括：

NTF 精确恢复方法的完整数学推导（ $\hat{k}_{1}$ 增大 + 补偿 FIR DAC $F_{c} (z)$ ）
FIR 抽头数最优分析——证明超过某值后性能不再提升
ISI 校正环路（SAR 均衡 NMOS/PMOS 开关电阻）
Dither 注入方案消除 idle tone（25% 占空比方波， $f_{s} /4$ 基频）
完整芯片实现：调制器 + 抽取滤波器 + SPI 接口

与已有知识库的关系：

16-bit音频CT-ΔΣ调制器设计实例（Pavan Ch.10）——本文是同一研究团队的独立论文，Ch.10 实例即基于本芯片
CT-ΔΣ时钟抖动缓解与FIR反馈DAC——FIR DAC 原理的详细理论源头
CIFF与CRFF前馈环路滤波器拓扑——CIFF-B 拓扑的实际应用
单比特高阶ΔΣ调制器与Lee准则—— $∥ NTF ∥_{\infty} = 1.5$ 约束

初学者提示：本文的核心价值在于回答一个关键问题——如何在单比特 CTDSM 中同时获得多比特的优势（低抖动敏感、低线性度要求）而不引入多比特的缺点（DAC 失配、DEM 复杂性、Flash ADC 功耗）。答案就是 FIR 反馈 DAC。

核心内容

§I. 引言——单比特 vs 多比特的设计困境

特性	多比特 CTDSM	单比特 CTDSM
量化器	Flash ADC（ $2^{N} - 1$ 比较器）	1 个比较器
DAC 线性度	需要 DEM/校准	固有线性
抖动敏感性	低（步进小）	高（rail-to-rail 跳变）
环路滤波器线性度	要求低（步进小）	要求高
OSR	低（多电平降低量化噪声）	高
时钟分布功耗	高（多相位时钟）	低

FIR DAC 的解决方案（Fig. 1）：

将单比特量化器输出通过 $N$ -tap FIR 滤波器再反馈
FIR 滤波器的高频衰减使 DAC 输出成为多电平波形（类似多比特）
半数字实现（Fig. 1(b)）： $N$ 个延迟单元 + 电阻 → 电阻失配仅改变 FIR 系数，不引入非线性
结果：兼具单比特（简单量化器、固有线性）和多比特（低抖动敏感、低线性度要求）的优势

§II. 架构发展——NTF 精确恢复

A. 原型调制器（Fig. 2(a)）

三阶 CIFF-B 环路滤波器
OSR = 128， $f_{s} = 6.144$ MHz，信号带宽 24 kHz
NTF：maximally flat， $∥ NTF ∥_{\infty} = 1.5$ （Lee 准则）
NRZ DAC 脉冲形状

B. FIR DAC 替换后的补偿（Fig. 2(b)）

将主反馈 DAC 替换为 $N$ -tap FIR DAC $F (z)$ （所有抽头相同，DC 增益为 1）：

F (z) = \frac{1}{N} k = 0 \sum N - 1 z^{- k}

FIR DAC 的低通特性降低了环路高频增益 → NTF 改变 → 需要补偿。

补偿方法：

增大 $\hat{k}_{1}$ （第一路径系数）：补偿 FIR DAC 对高频增益的衰减
添加补偿 FIR DAC $F_{c} (z)$ ：在第二积分器输入端注入补偿信号

完整推导（Eq. 3-13）：

等式约束（环路增益相等）：

\hat{k}_{1} L_{1} (z) F (z) + \hat{k}_{2} L_{2} (z) F (z) + \hat{k}_{3} L_{3} (z) + \hat{k}_{c} L_{2} (z) F_{c} (z) = k_{1} L_{1} (z) + k_{2} L_{2} (z) + k_{3} L_{3} (z)

低频极限（ $z \to 1$ ）：由第三阶路径主导 → $\hat{k}_{3} = k_{3}$

结果 a： $\hat{k}_{1}$ 的确定（Eq. 10）：

\hat{k}_{1} = k_{1} / F (e^{j 0}) = k_{1} \cdot N / \sum f [n] = k_{1} \cdot N

（对于等权重 FIR， $\hat{k}_{1} = k_{1} \cdot N$ —— 但这只是极端情况，实际上 $\hat{k}_{1} > k_{1}$ 但远小于 $k_{1} \cdot N$ ）

结果 b： $F_{c} (z)$ 必须是 $N$ -tap FIR 滤波器（Eq. 13）：

由 $(1 - z^{- 1})$ 可整除 $[F (z) - 1]$ 的性质（因为 $F (1) = 1$ ），推导出 $F_{c} (z)$ 是 $N - 1$ 阶 $z^{- 1}$ 多项式 → $N$ -tap FIR。

关键洞察：补偿的直觉——FIR DAC 的低通特性减少了 $k_{1}$ 和 $k_{2}$ 路径的高频贡献。为了恢复环路增益：(1) $\hat{k}_{1}$ 必须以频率相关方式增大；(2) $F_{c} (z)$ 在第二积分器输入端注入额外的高频信号。

C. FIR 抽头数最优分析（Fig. 4）

常见误解：抽头数 $N$ 越大越好（量化噪声被更好地滤波）。

实际情况：误差信号 $e [n]$ 的峰值幅度受两个冲突因素影响：

量化噪声分量：被 $F (z)$ 滤波 → $N$ 增大使此分量减小
输入信号分量： $\propto ∣ STF - 1∣$ → $N$ 增大使 STF peaking 增加 → 此分量增大

超过某个 $N_{o pt}$ 后，因素 2 主导 → 误差信号不再减小甚至增大。

结论（Fig. 4）：

CIFB 结构： $N_{o pt} \approx 8$ -12
CIFF-B 结构： $N_{o pt} \approx 12$ （本文选择 12-tap）
超过 $N_{o pt}$ 只增加时钟分布功耗，不改善性能

D. 抖动性能对比（Fig. 5）

50 ps RMS 白抖动下的对比：

单比特 NRZ DAC：严重退化
单比特 + 12-tap FIR DAC：抖动噪声抑制 ~20 dB
12-level 多比特（OSR=42）：性能相同
结论：单比特+FIR DAC = 多比特的抖动性能

E. RC 时间常数鲁棒性（Fig. 6）

$\pm 10%$ RC 变化下，FIR-CTDSM 与传统 NRZ CTDSM 的 NTF 和 MSA 变化几乎相同 → FIR DAC 不增加 RC 敏感性。

§III. 电路设计

A. 调制器架构（Fig. 7）

Active-RC 积分器（低噪声、高线性度）
T-network 实现复零点（ $R_{z 1}$ , $R_{z 2}$ , $R_{z 3}$ ）：避免大电容
- 等效电阻 $R_{e q} \approx R_{z 1} R_{z 3} / (R_{z 1} + R_{z 3})$ ，利用共模检测电阻实现，无额外电阻
$R_{c 1}$ 路径：消除 $F_{c} (z)$ 的 DC 分量对第二积分器的影响
- 原因： $F_{c} (z)$ 的低频输出与输入信号成正比 → 第二积分器需要”吸收”此电流 → 需要大电容
- $R_{c 1}$ 直接注入反相低频分量 → 避免第二积分器饱和

B. 运放设计（Fig. 9）

两级前馈补偿运放：

第一级（ $M_{1}$ - $M_{4}$ ）：电流复用输入级，低噪声
第二级（ $M_{5}$ - $M_{6}$ ）：增益级
前馈路径（ $M_{7}$ - $M_{8}$ ）：稳定补偿
FIR DAC 大幅降低了运放线性度要求 → 第二级可用低偏置电流

C. ISI 校正（Fig. 10）

问题：NMOS/PMOS 开关电阻不等 → DAC 上升/下降时间不对称 → ISI → 偶次失真

解决：

PMOS 开关实现为 3-bit 可调电阻阵列
SAR 环路比较 $v_{r i se}$ 和 $v_{f a ll}$ → 调整 PMOS 开关使电阻匹配
校正频率 12 kHz，可关断省电
效果：二次谐波从 ~-90 dB 降至噪声底以下

D. Dither 注入（Fig. 11）

Idle tone 问题：小 DC 输入产生 $f_{t o n e} = k \cdot f_{s} \cdot v_{in} / V_{re f}$ 的带内音调

方案：注入 25% 占空比方波，基频 $f_{s} /4$ ：

DC 分量 $\approx - V_{re f} /4$ （推 idle tone 出带外）
基频 $f_{s} /4$ 远在带外 → 不影响带内噪声
通过大电阻 $R_{d i t h}$ 转换为电流注入

E. 抽取滤波器（Fig. 12）

三级级联：

4 阶 32-tap CIC 滤波器（Hogenauer 结构）：降采样 128× → 48 kHz
16 阶半带 FIR：降采样 2×
60 阶半带 FIR：降采样 2×

总输出：20-bit, 48 kS/s
功耗：100 μW

F. 单比特 vs 多比特功耗对比

模块	单比特 + FIR DAC	12-level 多比特
ADC（量化器）	4 μW	≥50 μW
DAC + DEM	~20 μW	~20 μW
环路滤波器	较低（线性度要求低）	较高（需要大摆幅运放）
总计	280 μW	估计 > 400 μW

§IV. 测量结果

性能指标	数值
工艺	0.18 μm CMOS
电源电压	1.8 V
信号带宽	24 kHz
采样率	6.144 MHz
OSR	128
有源面积	1.25 mm² (含抽取滤波器)
峰值 SNR	98.9 dB
峰值 A-weighted SNR	102.3 dB
峰值 SNDR	98.2 dB
SFDR	106 dB
DR	103 dB
调制器功耗	280 μW
抽取滤波器功耗	100 μW
FoM (Schreier)	88 fJ/lvl (182.3 dB)

关键结果：

PSD at peak SNDR（Fig. 14(a)）：三次谐波 ~-104 dBFS
抽取滤波器输出（Fig. 14(b)）：性能与原始比特流几乎一致
Idle tone 消除（Fig. 15）：dither 成功消除空闲信道音调
ISI 校正效果（Fig. 16）：二次谐波从 ~-90 dB 降至噪声底
SNR/SNDR vs 输入（Fig. 17）：SNR 和 SNDR 几乎重合（高度线性）
与同团队多比特设计对比：FoM 更优、SFDR 高 12 dB、SNDR 更高

与已有知识库的交叉引用

本文概念	对应知识库页面	关系
CIFF-B 拓扑	CIFF与CRFF前馈环路滤波器拓扑	三阶 CIFF-B 环路滤波器
FIR DAC 理论	CT-ΔΣ时钟抖动缓解与FIR反馈DAC	矩方法补偿理论的原始推导
Lee 准则	单比特高阶ΔΣ调制器与Lee准则	$∥ NTF ∥_{\infty} = 1.5$ 约束
Idle tone	MOD1非线性行为与空闲音	Dither 消除 idle tone 的实际方案
抽取滤波	ΔΣ调制器中的抽取与插值滤波	CIC + 半带 FIR 实现
Ch.10 设计实例	16-bit音频CT-ΔΣ调制器设计实例	本文芯片 = Ch.10 实例的原始设计
设计定心	CT-ΔΣ系统化设计定心与闭环拟合	Pavan 2010 闭环拟合方法的应用
ISI	CT-ΔΣ比较器与反馈DAC设计	ISI 分析与校正

核心公式速查

公式	含义
$F (z) = \frac{1}{N} \sum_{k = 0}^{N - 1} z^{- k}$	$N$ -tap FIR DAC 传递函数（等权重）
$\hat{k}_{3} = k_{3}$	补偿后第三阶路径系数不变
$\hat{k}_{1} > k_{1}$	补偿后第一阶路径系数增大（恢复高频增益）
$F_{c} (z)$ 为 $N$ -tap FIR	补偿 DAC 必须是 $N$ -tap FIR
$N_{o pt} \approx 12$ （CIFF-B, OSR=128）	最优 FIR 抽头数
Dither: 25% duty cycle, $f_{f u n d} = f_{s} /4$	方波 dither 参数

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