Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析

Taeho Seong（UNIST）、Yongsun Lee、Seyeon Yoo 和 Jaehyouk Choi（KAIST）在 IEEE JSSC 2019 上提出了基于 环形 DCO 的整数-N DPLL，结合 快速相位误差校正（FPEC） 与 最优阈值 TDC（OT-TDC） 技术，在 65nm CMOS 中实现了 320 fs RMS jitter、−75 dBc 参考杂散、6.0 mW 功耗。关键创新：利用 Lloyd-Max MMSE 算法优化 TDC 判决阈值与修正增益，以 仅 3 级 OT-TDC 实现了 34% 的抖动改善 vs 传统 BBPD 方案，并配备 τTH 控制器 和 K 增益控制器 后台自动校准。

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基本信息

属性	值
标题	A 320-fs RMS Jitter and −75-dBc Reference-Spur Ring-DCO-Based Digital PLL Using an Optimal-Threshold TDC
作者	Taeho Seong, Yongsun Lee, Seyeon Yoo, Jaehyouk Choi
机构	UNIST（韩国蔚山科学技术院）/ KAIST（韩国科学技术院）
期刊	IEEE Journal of Solid-State Circuits, Vol.54, No.9, September 2019
工艺	65 nm CMOS
面积	0.055 mm²（有源区）
频率	2.3–2.55 GHz
功耗	6.0 mW @1.2 V（其中 OT-TDC + τTH 控制器仅 70 μW）
Jitter	320 fs RMS（1 kHz–100 MHz）
Reference Spur	−75 dBc
前期会议版	ISSCC 2018, pp. 396–398 [21]
前期模拟版	VLSI 2017 (analog SLF-FPEC PLL) [19]; JSSC 2018 [20]

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vs 已有来源定位

维度	Kuan/Liu 2016 DBPLL	ILCM [1–15]	SLF PLL [16–18]	Seong 2019 FPEC DPLL
核心抖动抑制机制	环路增益优化 (ALGC)	注入锁定（相位重对齐）	开关环路滤波器	FPEC（快速脉冲校正，模拟注入锁定）
振荡器类型	LC-DCO	环形	环形（模拟）	环形 DCO
PD/TDC 类型	BBPD（1-bit）	PD	PFD/CP	OT-TDC（3 级最优阈值）
参考杂散	−72.89 dBc	大（注入脉冲引起）	中等	−75 dBc（最低）
后台校准	ALGC（β）	无	无	τTH 校准 + K 增益校准
对 PVT 鲁棒性	高（数字校准）	低（模拟注入）	中	高（纯数字后台校准）

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§I. 引言：ILCM 与 SLF PLL 的局限

环形振荡器的抖动问题

环形振荡器相比 LC 振荡器具有明显优势：高面积效率、多相位生成、宽频率调谐范围。但抖动性能差限制了其在高端应用中的使用。

现有方案

架构	优点	缺点
ILCM（注入锁定时钟倍频器） [1–15]	通过相位重对齐机制大幅降低抖动	缺乏积分器 → 参考杂散大、乘法因子 N 受限
SLF PLL（开关环路滤波器） [16–18]	传递函数包含积分器 → 无 ILCM 的问题	抖动性能通常不及 ILCM

FPEC（快速相位误差校正）技术演进

• 模拟 FPEC PLL [19,20]：SLF 架构中实现，检测相位误差后瞬时产生类似脉冲的控制电压变化 → 模拟注入锁定 → 低抖动 + 低杂散 + 大 N
• 关键缺陷：模拟实现 → 环路增益对 PVT 变化敏感 → 难以维持最优工作点

本文方案 → 数字 FPEC DPLL

将 FPEC 移植到 DPLL 架构中，利用数字算法精确校准环路特性。但需解决：

核心挑战：传统 TDC 的量化误差 ${\tau }_Q$ 限制了 FPEC 技术的有效性 → 需要新型 TDC 设计。

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§II. FPEC 技术的抖动抑制能力与 ${\tau }_Q$ 限制

FPEC 工作原理（Fig.1）

                      ┌──────────────────────┐
S_REF ──→          │      TDC / PD         │
S_DIV ──→          │  (量化相位误差 τ_ERR)  │
                      └──────────┬───────────┘
                                 │ D_TDC
                                 ▼
                      ┌──────────────────────┐
                      │      DLF / FPEC      │
                      │  T_FPEC 期间高增益   │
                      │  其余时间低增益      │
                      └──────────┬───────────┘
                                 │ ΔD_FCW
                                 ▼
                               DCO

• 传统 DPLL：$\Delta D_{\text{FCW}}$ 在整个参考周期 $T_{\text{REF}}$ 内保持恒定 → ${\hat{\tau }}_{\text{ERR}}$ 线性消除
• FPEC DPLL：$T_{\text{FPEC}}$ 期间 DLF 增益极高 → $\Delta D_{\text{FCW}}$ 瞬时大幅增加 → ${\hat{\tau }}_{\text{ERR}}$ 在短时内集中消除
• $T_{\text{FPEC}}=T_{\text{REF}}/8$（本文选择）

抖动方差分析（Fig.2）

分析条件：相同 DCO 和 TDC，仅考虑 DCO 噪声。

$$\text{VAR}[J_{\text{OUT}}](t)=\text{VAR}[J_{\text{OLD}}](t)+\text{VAR}[J_{\text{NEW}}](t)$$

• $J_{\text{OLD}}(t)$：前一个 $T_{\text{REF}}$ 产生的旧抖动 → 在当前 $T_{\text{REF}}$ 中被消除
• $J_{\text{NEW}}(t)$：当前 $T_{\text{REF}}$ 中新产生的抖动 → 线性增长至 $N\cdot {\sigma }_{P,\text{DCO}}^2$

架构	VAR[$J_{\text{OLD}}$] 变化	VAR[$J_{\text{OUT}}$] 形状	RMS Jitter
传统 DPLL	缓慢线性下降	近似恒定	较大
FPEC DPLL	快速脉冲式下降	锯齿形（每周期末端极小）	显著更低

量化误差 ${\tau }_Q$ 的根本限制

即使 FPEC 快速消除 ${\hat{\tau }}_{\text{ERR}}$，TDC 的有限分辨率导致：

• TDC 捕获的是 ${\hat{\tau }}_{\text{ERR}}$ 而非真实 ${\tau }_{\text{ERR}}$
• 每周期末端残留非零 $E[{\tau }_Q^2]$
• 最大化 FPEC 有效性的关键 → 最小化 $E[{\tau }_Q^2]$

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§III. 最优阈值 TDC（OT-TDC）

§III-A. BBPD 的固有限制

传统 BBPD 方案（Fig.3）：

τ_ERR 的 PDF（高斯，σ_ERR）
   │
   │       ┌─────────────────────┐
   │       │     DT=0 (仅一个)    │
   │       │     RL=±K1 (仅两个)   │
   └───────┴─────────────────────┴──────→

• 单一判决阈值（DT）：0
• 两个代表电平（RL）：+K₁、−K₁
• K₁ 过小 → 校正不足；K₁ 过大 → 过冲
• 即使 K₁ 最优，$E[{\tau }_Q^2]$ 仍无法充分降低

OT-TDC 的核心思想（Fig.4）

τ_ERR 的 PDF（高斯，σ_ERR）
   │
   │   A1 │  A2  │  A3  │ A4
   │      │      │      │
   └──────┴──┴──┴──┴──┴──┴──────→
        -τ_TH   0   +τ_TH
   RL: -3K  -K      +K   +3K

• 多个 DT：$\{-{\tau }_{\text{TH}},0,+{\tau }_{\text{TH}}\}$（$N_{\text{TDC}}=3$）
• 多个 RL：$\{-3K,-K,+K,+3K\}$（等距排列）
• 两个后台数字控制器持续优化 DT 和 RL：
  • ${\tau }_{\text{TH}}$ 控制器 → 校准 DT（${\tau }_U$ 和 ${\tau }_L$）
  • $K$ 增益控制器 → 校准 RL（$K$）

§III-B. Lloyd-Max MMSE 优化

问题定义：给定高斯白噪声 PDF（${\sigma }_{\text{ERR}}$）和 $N_{\text{TDC}}=3$（等距 RL），求最优 ${\tau }_{\text{TH}}$ 和 $K$ 使 $E[{\tau }_Q^2]$ 最小。

Lloyd-Max 算法[30] 结果：

$${\tau }_{\text{TH,OPT}}={\sigma }_{\text{ERR}},K_{\text{OPT}}=0.5{\sigma }_{\text{ERR}}$$

概率分布（三个区域）：

$$\begin{array}{rl}P(|{\tau }_{\text{ERR}}|<{\tau }_{\text{TH}})& =0.68(\text{中间区域})\\ P(|{\tau }_{\text{ERR}}|>{\tau }_{\text{TH}})& =0.32(\text{上下区域各 0.16})\end{array}$$

行为仿真验证（Fig.5(b)）：

参数	理论值（Lloyd-Max）	仿真最优值	偏差
${\tau }_{\text{TH}}/{\sigma }_{\text{ERR}}$	1.00	1.03	3%
$K/{\sigma }_{\text{ERR}}$	0.50	0.51	2%

NTDC 选择

NTDC	σRMS 改善（vs BBPD）	备注
1（BBPD）	基准	—
3	34% ↓	本文选择
5	额外 4% ↓	复杂度增加显著
7	额外 2% ↓	收益极小

结论：$N_{\text{TDC}}=3$ 在复杂度与性能间达到最优平衡。

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§IV. 设计与实现

§IV-A. 整体架构（Fig.6）

参考时钟 ──→ [OT-TDC] ──→ [FPEC DLF] ──→ [Ring DCO] ──→ 输出
               ↑              │                         │
               │        ┌─────┴─────┐                  │
               │        │ τTH 控制器 │                  │
               │        │ K 增益控制器│                  │
               │        └───────────┘                  │
               └───────────────── 分频器 ←──────────────┘

• OT-TDC：3 组 DTC + DFF（Fig.7）
• FPEC DLF：积分路径增益 << 比例路径增益（比例 1:19），避免抖动峰值
• P/I 路径分离：数字码 $D_P$ 和 $D_I$ 分别传送至 DCO 直接合并 [22]
• FPEC 触发：$S_{\text{FPEC}}$ 控制 P-path 在 $T_{\text{FPEC}}=T_{\text{REF}}/8$ 内开启
• 粗调 PD：仅在 ${\tau }_{\text{ERR}}$ 极大时使能，$D_{\text{COAR}}$ 放大 $2^{13}$ 倍后送入 I 路径累加器

§IV-B. τTH 控制器 与 K 增益控制器

τTH 控制器（Fig.8(a)）

原理：估计当前 ${\tau }_U$ 和 ${\tau }_L$ 与最优值的偏差 → 比较 $D_U$、$D_L$ 的平均值与目标值 → 调整 $D_{\text{DCW},U}$ 和 $D_{\text{DCW},L}$

目标平均值的理论计算：

$$\begin{array}{rl}E[D_U]& =P({\tau }_{\text{ERR}}>{\tau }_U)-P({\tau }_{\text{ERR}}<{\tau }_U)\\ & =0.16-(0.68+0.16)=-0.68\end{array}\text{\hspace{1em}(1)}$$ $$\begin{array}{rl}E[D_L]& =P({\tau }_{\text{ERR}}>-{\tau }_L)-P({\tau }_{\text{ERR}}<-{\tau }_L)\\ & =(0.34+0.34+0.16)-0.16=0.68\end{array}\text{\hspace{1em}(2)}$$

实现：

• 100 抽头 FIR 滤波器（系数全 1）→ 求和 100 个连续位流
• SH（采样保持）电路 → 每 100$T_{\text{REF}}$ 采样一次
• 比较采样值与 $\pm 68$ → 累加器更新 $D_{\text{DCW}}$

关键设计考虑：

• τTH 校准带宽 << DPLL 带宽 → 稳态波动对 RMS jitter 的影响 < 1%
• τU 和 τL 独立控制 → 补偿 DTC 间本地失配

K 增益控制器（Fig.8(b)）

原理：基于 $D_M$ 的自相关函数 $R_{D_M}[T_{\text{REF}}]$ 调整 K

$$R_{D_M}[T_{\text{REF}}]=E[D_{M,k}\cdot D_{M,k-1}]$$

K 状态	$D_M$ 模式	$R_{D_M}[T_{\text{REF}}]$	调整方向
过高	周期交替（脉冲型）	负	降低 K
过小	连续同号（长串型）	正	增大 K
最优	随机（白噪声型）	零	保持

收敛速度：K 增益控制器带宽 >> τTH 控制器带宽 → 最坏情况总收敛时间 < 1.5 ms

§IV-C. DTC 设计与校准可靠性（Fig.9）

DTC 结构

• 每组 DTC：2 级反相器 + 8-bit 二进制加权电容
• 单位 MOS 电容阵列 → 最大化线性度
• 仿真 DNL：< 0.04 LSB（典型），< 0.05 LSB（ss/100°C, ff/0°C corners）

路径延迟与失配

三条路径（U/M/L）的总延迟：${\tau }_{\text{TOT},x}={\tau }_0+{\tau }_{\text{OS},x}+\text{adjustment}$

$${\tau }_{\text{OS},x}={\tau }_{\text{STATIC},x}+\Delta {\tau }_{\text{DTC},x}+\Delta {\tau }_{\text{BBPD},x}$$

失配源	特性
${\tau }_{\text{STATIC},x}$	版图时钟/电源布线不对称 → 后仿 −1.65 ps（U vs M）、−1.60 ps（L vs M）
$\Delta {\tau }_{\text{DTC},x}$	DTC 本地工艺变化 → ${\sigma }_{\Delta {\tau }_{\text{DTC}}}$ 与 ${\tau }_{\text{RANGE}}$ 正相关
$\Delta {\tau }_{\text{BBPD},x}$	BBPD 本地工艺变化 → ${\sigma }_{\Delta {\tau }_{\text{BBPD}}}=230$ fs

校准成功条件

$${\tau }_0+{\tau }_{\text{OS},U}-\frac{1}{2}{\tau }_{\text{RANGE}}\le {\tau }_0+{\tau }_{\text{OS},M}+{\tau }_{\text{TH,TARG}}\le {\tau }_0+{\tau }_{\text{OS},U}+\frac{1}{2}{\tau }_{\text{RANGE}}\text{\hspace{1em}(3)}$$ $${\tau }_0+{\tau }_{\text{OS},L}-\frac{1}{2}{\tau }_{\text{RANGE}}\le {\tau }_0+{\tau }_{\text{OS},M}-{\tau }_{\text{TH,TARG}}\le {\tau }_0+{\tau }_{\text{OS},L}+\frac{1}{2}{\tau }_{\text{RANGE}}\text{\hspace{1em}(4)}$$

迭代设计流程 → 最终 ${\tau }_{\text{RANGE}}=8.6$ ps → 校准成功率 99.7% → 分辨率 34 fs（8-bit）

§IV-D. 环形 DCO 与 ADH-SC（Fig.10）

DCO 结构

5 级反相器环，频率通过输出端有效电容调谐：

控制路径	控制方式	调谐范围
I 路径粗调（$D_I[19:13]$）	7-bit 二进制加权电容组	2.30–2.55 GHz
I 路径细调（$D_I[12:0]$）	ΔΣDAC（5-bit R-DAC + MASH 1-1）+ RC 滤波器 → NMOS 可变电容	10 MHz 范围, 1.5 kHz/LSB
P 路径（$D_P,D_K$）	ADH-SC（模拟-数字混合开关电容）	瞬时响应

ADH-SC（Analog-Digital-Hybrid Switched Capacitors）

V_K (来自 ΔΣDAC + LPF)
     │
     ▼
   M_K (电阻退化 NMOS)
     │
     ├── SW_P ── MOS 电容 ── GND
     ├── SW_P ── MOS 电容 ── GND
     ├── ...（6 单位单元，温度计码）
     └── SW_P ── MOS 电容 ── GND

• 6 个单位单元（非二进制）→ 最小化本地失配 + 良好线性度
• $D_P$：3-bit → B2T → 6-bit 温度计码 → 控制 SW_P
• P 路径无延迟 → 即时电容变化 → 最快误差消除
• $V_K$ 控制 $M_K$ 阻抗 → 改变 P 路径增益：
  • $V_K$ 低 → $M_K$ 高阻 → $\Delta C$ 大 → 增益高
  • $V_K$ 高 → $M_K$ 低阻 → $\Delta C$ 小 → 增益低

关键性能指标：

• $\Delta f_{\text{DCO,P,LSB}}$ 随 $V_K$（0.5–1.2V）单调变化（Fig.11(a)）
• 最坏条件下 $\sigma (\Delta f_{\text{DCO,P,LSB}})/\text{mean}=3.2\%$ @VK=0.7V
• 120k 次行为仿真 → 3σ RMS jitter 退化 < 1%
• ΔΣDAC 量化噪声导致 K 偏差 0.12% → RMS jitter 退化 < 0.1%

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§V. 测量结果

芯片与功耗（Fig.12）

模块	功耗
DCO	2.30 mW
分频器	2.04 mW
DLF/buffer	1.56 mW
OT-TDC + τTH 控制器	0.07 mW（仅 1.2%）
总功耗	6.0 mW
有源面积	0.055 mm²

相位噪声性能（Fig.13，2.4 GHz @75 MHz 参考，N=32）

相位噪声 [dBc/Hz]
   │
-80 │
   │                  FPEC 宽带噪声抑制 (~20MHz)
-90 │                 ┌─────────────────────────┐
   │                 │                         │
-100│                 │                         │
   │   ┌──────────┐  │                         │
-110│   │NTDC=3:   │  │  (NTDC=3: 320fs RMS)   │
   │   │-117dBc   │  │                         │
-120│   │@100kHz   │  │                         │
   │   └──────────┘  └─────────────────────────┘
-130│
   │   NTDC=1: 454fs RMS, -112dBc/Hz @100kHz
-140│
   └──┬────┬────┬────┬────┬────┬────┬────┬────
     10³ 10⁴ 10⁵ 10⁶ 10⁷ 10⁸ 10⁹ 10¹⁰
              频率偏移 [Hz]

配置	Phase Noise @100kHz	RMS Jitter (1kHz–100MHz)
NTDC=3（OT-TDC 全开）	−117 dBc/Hz	320 fs
NTDC=1（仅中间路径）	−112 dBc/Hz	454 fs

参考杂散与鲁棒性

条件	RMS Jitter	Reference Spur
2.4 GHz（fREF=75 MHz）	320 fs	−75 dBc
2.5 GHz（fREF=78.125 MHz）	321 fs	−77 dBc
电源电压 1.15–1.25 V	变化 < 40 fs	变化 < 2 dB
fOUT 2.3–2.5 GHz	变化 < 40 fs	变化 < 5 dB

对比先进水平

• Table I：与环形振荡器时钟发生器（ILCM、MDLL、Type-II PLL、SLF PLL）对比 → 最低参考杂散 + 极具竞争力的 jitter
• Table II：与先进 DPLL 对比 → 优于其他环形 DCO DPLL [32–34]，甚至可比拟 LC-DCO DPLL [35,36]
• Fig.17(a)(b)：在 jitter-spur 二维平面上表现最佳

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关键贡献总结

1. FPEC 技术首次数字实现（之前为模拟 SLF-FPEC [19,20]）：$T_{\text{FPEC}}=T_{\text{REF}}/8$ 内脉冲式高增益 → 类似注入锁定 → 显著降低环形 DCO 抖动
2. OT-TDC（最优阈值 TDC）：基于 Lloyd-Max MMSE 算法 确定最优判决阈值 ${\tau }_{\text{TH}}={\sigma }_{\text{ERR}}$ 和修正增益 $K=0.5{\sigma }_{\text{ERR}}$ → 仅 3 级 TDC 即实现 34% 抖动改善 vs BBPD
3. ${\tau }_{\text{TH}}$ 控制器：通过 FIR+SH 检测 $E[D_U]$ 和 $E[D_L]$ → 后台持续校准 ${\tau }_U$ 和 ${\tau }_L$ 至目标值 ±0.68
4. $K$ 增益控制器：基于 $D_M$ 自相关 $R_{D_M}[T_{\text{REF}}]$ → 后台校准至零 → 最优修正增益
5. ADH-SC（模拟-数字混合开关电容）：P 路径零延迟控制 DCO + 增益可调（通过 $V_K$ 控制 $M_K$ 阻抗）
6. 65nm CMOS 实现 320 fs RMS jitter、−75 dBc ref spur、0.055 mm²、6.0 mW，PVT 鲁棒

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双向链接

概念页：

• Bang-Bang PFD 原理与非线性 — BBPD 的单一 DT/RL 固有限制
• DPLL 环路架构与行为 — FPEC 架构、P/I 路径分离、TDC 量化噪声的影响
• 数字控制振荡器 DCO 设计 — 环形 DCO、ADH-SC、ΔΣDAC
• TDC 时间数字转换器 — OT-TDC 多阈值量化、Lloyd-Max MMSE 优化
• 背景校准技术 — τTH 控制器、K 增益控制器、自相关校准
• PLL 相位噪声与抖动分析 — FPEC 锯齿形 VAR[JOUT] 分析

实体页：

• Jaehyouk Choi — 通讯作者（KAIST）

演进关系：

• Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析 — 前序 BB-PLL 自相关环路增益控制
• Lee Choi 2018 JSSC Analog SLF-FPEC PLL — 模拟 FPEC PLL 前身 [20]
• Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 — 后续 KAIST 组分数-N DPLL 工作
• Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析 — 后续 NTU 组前馈相位消除 DPLL