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频率分频器设计
频率分频器设计 分频器是 PLL 频率合成器中实现频率编程的核心模块。从静态锁存器到注入锁定分频器，不同架构在速度、功耗和面积上各有取舍。基于 Razavi Design of CMOS Phase-Locked Loops Ch.15 提炼。 前后关系 前置知识： PLL频率合成器 — 分频器在 PLL 反馈路径中的角色 PLL基本结构与传递函数 — 分频比 N 对环路增益的影响 外部关联： 数字CMOS PLL架构与TDC-DCO设计 — DPLL 中的数字分频器 相位噪声对PLL影响 — 分频器噪声传递（20logN 恶化） 原理介绍 1.
Jitter对同步数字电路的影响
Jitter 对同步数字电路的影响 时钟 jitter 直接压缩同步数字电路的有效时序预算。设计者必须假定最坏情况的时钟周期（而非标称值）来满足 setup/hold 约束，这在高频设计中可能显著增加设计难度和功耗。 前后关系 前置知识： Jitter基本概念与定义 — period jitter 定义 Jitter统计分析与RJ-DJ分解 — 峰-峰值与 BER 关系 本书内部链条： Ch.5（本文）→ Jitter对数据转换器的影响（Ch.6）中数字滤波器对时钟 jitter 的容忍度 → Wireline系统中Jitter与CDR（Ch.7）中数字 CDR 的时序分析 外部关联： 采样理...