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频率分频器设计
频率分频器设计 分频器是 PLL 频率合成器中实现频率编程的核心模块。从静态锁存器到注入锁定分频器，不同架构在速度、功耗和面积上各有取舍。基于 Razavi Design of CMOS Phase-Locked Loops Ch.15 提炼。 前后关系 前置知识： PLL频率合成器 — 分频器在 PLL 反馈路径中的角色 PLL基本结构与传递函数 — 分频比 N 对环路增益的影响 外部关联： 数字CMOS PLL架构与TDC-DCO设计 — DPLL 中的数字分频器 相位噪声对PLL影响 — 分频器噪声传递（20logN 恶化） 原理介绍 1.