PLL 鉴相器

鉴相器（Phase Detector）是 PLL 中比较输入信号与 VCO 信号相位差的关键部件。不同鉴相器类型的 s-曲线形状、增益和噪声行为差异巨大，直接影响环路性能。基于 Gardner Phaselock Techniques Ch.10 + App.10A 提炼。

---

前后关系

前置知识：

• PLL基本结构与传递函数 — PD 增益 K_d 的定义
• PLL跟踪性能 — PD 非线性影响锁限

本书内部链条：

• Ch.10（本文）← Ch.2/Ch.5 — PD 增益和线性度影响环路行为
• → 环路滤波器与电荷泵PLL（Ch.12）— 电荷泵 PLL 中 PD + CP 共同工作

外部关联：

• Wireline系统中Jitter与CDR — CDR 中的 PD 设计（BB-PD）
• 电路中的Jitter与Phase Noise — 鉴相器电路实现

---

原理介绍

1. 乘法器鉴相器（Multiplier PD）（Gardner §10.1）

工作原理

输入信号 $v_i=V_i\sin ({\omega }_{0}t+{\theta }_i)$ 与 VCO 信号 $v_o=V_o\cos ({\omega }_{0}t+{\theta }_o)$ 相乘：

$$v_d=K_m{v}_i{v}_o=\frac{K_m{V}_i{V}_o}{2}[\sin ({\theta }_i-{\theta }_o)+\sin (2{\omega }_{0}t+{\theta }_i+{\theta }_o)]$$

低通滤波后得到：$v_d=K_d\sin ({\theta }_e)$，其中 $K_d=K_m{V}_i{V}_o/2$

s-曲线特性

$$v_d({\theta }_e)=K_d\sin {\theta }_e,-\pi <{\theta }_e<\pi$$

• 线性范围：$|{\theta }_e|\ll 1$，$v_d\approx K_d{\theta }_e$
• 最大输出：$v_d=\pm K_d$（${\theta }_e=\pm \pi /2$）
• 增益：零误差时 $d{v}_d/d{\theta }_e{|}_0=K_d$

开关型鉴相器（Gardner §10.1.1）

乘法器的数字实现版本：

• VCO 输出为方波（开关信号）
• 输入信号近似正弦
• 使用 Gilbert 混频器/双平衡混频器
• 增益 $K_d=2V_s/\pi$（方波幅度 $V_s$，开关型比模拟乘法器增益高 $4/\pi$ 倍）

RS 触发器 PD（Gardner §10.1.2）

两路信号经限幅为方波后驱动 RS 触发器，输出脉冲宽度 ∝ 相位差：

• s 曲线为三角波，线性范围 ±π
• 增益 $K_d=V_H/2\pi$（$V_H$ 为逻辑高电平）
• 简单但存在非对称性（R/S 路径延迟差异）

混合变压器 PD（Gardner §10.1.3）

• 使用变压器耦合 + 二极管桥
• 常用于微波/毫米波频段
• 噪声特性优于有源实现

非正弦 s-曲线

实际电路中因谐波/失真 s-曲线偏离理想正弦：

• 饱和：输出限幅 → 有效增益降低
• 谐波：产生虚假锁定点

---

2. 序列鉴相器（Sequential PD）（Gardner §10.2）

工作原理

使用边沿触发/采样/保持操作：

• 采样输入信号的过零点
• 保持相位误差值到下一个边沿
• 输出为采样保持波形

特点：

• s-曲线为三角波（线性范围 $2\pi$）
• 增益 $K_d=V_{DD}/(2\pi )$（常用于数字鉴相器）
• 纹波比乘法器 PD 大

---

3. PFD（Phase/Frequency Detector）（Gardner §10.3）

配置

PFD 同时检测相位和频率误差，是 PLL 中最常用的鉴相器（Gardner Fig. 10.4）：

REF ──→ [R] ──→ Q_R ──→ 输出 UP
          ↓ CLR
          ↑ CLR
VCO ──→ [V] ──→ Q_V ──→ 输出 DN

• R 触发器：REF 上升沿置位
• V 触发器：VCO 上升沿置位
• AND 门：Q_R 和 Q_V 同时为高时复位

状态图（Gardner Fig. 10.7）

   UP=1,DN=0          UP=0,DN=0          UP=0,DN=1
  ┌─────→ ↑ STATE ─────→ ↑ STATE ─────→ ↑ STATE
  │    (REF↑超前)      (锁定/零)       (REF↑滞后)
  │                       ↑
  └───────────────────────┘
                    (复位后回到零态)

s-曲线（Gardner Fig. 10.8：两条互锁曲线）

PFD 的真实 s 曲线是两条互锁的分段线性曲线（UP 路占空比与 DN 路占空比各自随 θe 变化，差动输出为二者之差）：

$$\overline{v_d}=\{\begin{array}{ll}{K}_d\cdot {\theta }_e,& -2\pi <{\theta }_e<2\pi (\text{线性范围 }4\pi )\\ \text{saturated},& |{\theta }_e|>2\pi \end{array}$$

线性范围 $4\pi$，远大于乘法器 PD 的 $\pi$。UP/DN 占空比与 θe 的线性关系（(10.6)）是电荷泵 PLL 线性建模的基础；对 NRZ 数据（非每周期都有边沿），需用改良 PFD（仅在数据边沿比较，避免无边沿周期误积分）。

PFD 增益

$$K_d=\frac{I_{CP}}{2\pi }[\text{A/rad}](\text{电荷泵输出时})$$ $$K_p=I_{CP}[\text{A/cycle}],K_p=2\pi K_d$$

频率检测（Gardner §10.3.5）

PFD 在 $|{\theta }_e|>2\pi$ 时自动成为频率鉴频器：

• REF 频率 > VCO：UP 脉冲宽度 > DN → 增加 VCO 频率
• REF 频率 < VCO：DN 脉冲宽度 > UP → 降低 VCO 频率

这是 PFD 的核心优势：不需要辅助捕获电路即可完成频率捕获。

PFD 延迟效应（Gardner §10.3.6）

• 复位延迟：防止”死区”（dead zone）产生

  • 死区：${\theta }_e\approx 0$ 时 UP 和 DN 脉冲太短 → 环路增益为零 → 相位误差随机游走
  • 缓解：在复位路径中插入延迟，确保即使 ${\theta }_e=0$ 也有最小脉冲宽度

• 影响：

  • 过量延迟 → 有效相位裕度降低 → 可能振荡
  • 解锁/重锁行为

额外/丢失跳变（Gardner §10.3.7）

• 输入信号上叠加噪声 → 额外过零检测 → 跳变干扰
• 丢失跳变 → PFD 误判频率比较结果

PFD 锁定指示（Gardner §10.3.8）

• 锁定后：UP 和 DN 脉冲宽度极小且对称
• 使用 OR 门检测 UP+DN 的脉冲宽度总和
• 宽脉冲 → 未锁定；窄脉冲 → 已锁定

---

4. 噪声中的 PD 行为

带通限幅器（Gardner §10.4.1）

• 限幅器对正弦输入 → 输出方波（幅度归一化）
• 噪声中限幅 → 过零抖动 → PD 输出噪声增加

信噪比与 PD 噪声的关系：

$${\sigma }_{PD}^2\approx \frac{1}{2{\text{SNR}}_i}[{\text{rad}}^2]$$

PD 噪声阈值（Gardner §10.4.2）

• 低输入 SNR：PD 有效增益减小（信号抑制因子），对正弦 PD 经限幅后的有效相位误差幅度（(10.7)）：

$$\alpha \approx \sqrt{\frac{{\rho }_i}{{\rho }_i+4/\pi }},{\rho }_i=2{\text{SNR}}_i$$

• PD 噪声门限：输入 SNR 低于约 −20 ∼ −30 dB（带内）时，PD 输出被噪声主导，环路无法正常工作——这是接收机 PLL 的硬门限
• PD 输出噪声与信号相关 → 环路噪声分析更复杂（Pouzet (10.8) 给出限幅器中信号+窄带噪声的严格统计描述）

各类 PD 噪声行为对比（Gardner 表 10.1）

PD 类型	s 曲线	噪声中行为
乘法器（正弦）	正弦	平滑退化，有信号抑制
开关型/RS 触发器	三角	中等退化
PFD	分段线性	依赖边沿质量，jitter 敏感
采样保持型	离散	量化噪声叠加

s-曲线在噪声中的变形（Gardner Fig. 10.15）

• 高斯噪声平滑 s-曲线 → 斜率减小 → K_d 减小
• 大噪声时 K_d → 0

Jitter 与 s-曲线形状（Gardner §10.4.4）

• 输入 jitter 展宽 PD 的等效时间窗口 → 降低有效增益
• 环路对高频 jitter 的响应被 PD 特性限制

---

5. 两相（复数）PD（Gardner §10.5）

• 使用正交（I/Q）两路 PD，输出复数误差信号（(10.9)-(10.11)）：

$$u_d=I\sin {\theta }_e+Q\cos {\theta }_e\text{或其复数组合}$$

• 通过 ${\tan }^{-1}(Q/I)$ 提取无模糊相位，s 曲线在整个 2π 范围内单调（无虚假零点）
• 常用于全数字接收机、Costas 环、载波恢复（见 数字采样锁相环）
• 代价：需要两路匹配的 PD/ADC 通道，I/Q 失配直接转化为相位误差

---

附录 10A：PD 纹波引起的相位调制

PD 输出包含参考频率 $f_{ref}$ 的纹波，经环路滤波器后在 VCO 控制线上产生调制。Gardner App.10A 给出严格结果（(10A.1)/(10A.2)，见书内表 10A.1）：纹波在输出谱中产生以 $f_{ref}$ 为中心的一对边带（FM 调制），调制指数：

$$\Delta {\theta }_{FM}\approx \frac{K_o{v}_{ripple}}{2\pi f_{ref}}[\text{rad}]$$

缓解：

• 环路滤波器增加参考杂散抑制极点
• CP-PLL 中使用匹配良好的电流源
• 使用 PFD 延迟控制纹波脉冲宽度

---

参考文献

1. Gardner, F. M. (2005). Phaselock Techniques (3rd ed.), Ch.10 + App.10A. John Wiley & Sons.
2. Best, R. E. (2003). Phase-Locked Loops (5th ed.). McGraw-Hill. [PFD 电路实现]
3. Razavi, B. (2002). Design of Integrated Circuits for Optical Communications. McGraw-Hill. [CDR 中的 PD]
4. Lee, J., & Wu, Y. (2008). “Jitter Analysis of Dual-Loop CDR.” IEEE JSSC, 43(3), 672-684. [BB-PD 分析]

---

相关页面

• PLL基本结构与传递函数 — PD 增益 K_d 定义
• PLL跟踪性能 — PD 非线性影响锁限
• 环路滤波器与电荷泵PLL — PFD+CP 组合
• PLL锁相捕获过程 — PFD 的频率检测辅助捕获
• 数字PLL传递函数与稳定性 — 数字 PD 在 DPLL 中的角色
• Wireline系统中Jitter与CDR — BB-PD 在 CDR 中的使用
• Gardner Phaselock Techniques 深度解析

---

📕 Razavi PLL 补充（Ch.7 PFD 状态机分析与电荷泵拓扑——电路级深入）

Razavi《Design of CMOS Phase-Locked Loops》Ch.7 对 PFD 和电荷泵的分析更侧重 CMOS 电路实现细节，与 Gardner §10.3 的系统级描述互补。

PFD 状态机的电路级分析

Razavi 将 PFD 的工作分解为三个状态的转换过程：

1. State 0（$Q_A=0,Q_B=0$）：等待状态，两触发器均已复位
2. State 1（$Q_A=1,Q_B=0$）：REF 上升沿先到，UP 拉高
3. State 2（$Q_A=0,Q_B=1$）：VCO 上升沿先到，DN 拉高

关键洞察：PFD 不可能进入 $Q_A=1,Q_B=1$ 的稳态，因为 AND 门立即产生复位信号。但复位路径延迟导致短暂的重叠脉冲——这是死区消除的关键。

死区消除的定量分析

设复位路径延迟为 $T_{reset}$，则锁定状态下 UP 和 DN 均产生宽度为 $T_{reset}$ 的脉冲。电荷泵在此期间向滤波器注入/抽取电流：

$$\Delta Q_{reset}=I_{CP}\cdot T_{reset}$$

• $T_{reset}$ 太短 → 电荷泵开关未完全开启 → 死区
• $T_{reset}$ 太长 → 参考杂散增大（周期性注入固定电荷）
• 典型设计：$T_{reset}\approx 2$–$5$ 个反相器延迟

Razavi 的 PFD 改进拓扑

1. 带延时的 PFD：在 AND 门输出到 CLR 路径插入偶数个反相器
2. 预充电型 PFD：消除传统 PFD 中 UP/DN 同时开启的”竞争”问题
3. 低功耗 PFD：使用 NOR 门替代 AND 门复位，减少动态功耗

电荷泵基本拓扑回顾

Razavi 将电荷泵分为两大类：

• 单端电荷泵：UP 控制 PMOS 上拉电流源，DN 控制 NMOS 下拉电流源
• 差分电荷泵：全差分结构，共模噪声抑制更好，但面积/功耗加倍

---

📘 Banerjee PLL 补充

以下补充基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 3 章。

PFD 线性区与 Cycle Slip 分析（Ch.3）

Banerjee 对 PFD 的工程分析特色在于 首次 Cycle Slip 时间计算：

$$t=\{\begin{array}{ll}\frac{1}{f_r-f_n}\cdot \frac{f_r}{f_n},& f_n<f_r\\ \frac{1}{f_n-f_r}\cdot \frac{f_r}{f_n},& f_n>f_r\end{array}$$

当该时间远小于 PLL 理论上升时间时发生周期滑步，延长锁定时间。

连续时间近似与离散采样效应（Ch.3）

• 连续时间近似在 $F_c<F_{comp}/10$ 时有效
• PFD 噪声与 $10\log (F_{comp})$ 成正比
• 环路带宽 > $F_{comp}/3$ 时可致不稳定

PFD 死区（Ch.3）

极低相位误差时，PFD 导通时间接近门延迟 → 死区。现代 PLL 内置死区消除电路确保电荷泵始终有一定导通时间。

详见 Banerjee 鉴频鉴相器理论分析。

---

Razavi vs Gardner：Gardner §10.3 从状态图角度描述 PFD 行为，侧重 s-曲线和频率检测机制。Razavi Ch.7 从 CMOS 电路角度分析 PFD 的复位延迟、死区消除和电荷泵的电流匹配问题，更贴近实际设计。

关联页：Razavi Design of CMOS PLLs 深度解析 Ch.7