DEM电路实现与抽取插值滤波

Maloberti §8.6-§8.7 从电路实现角度深入动态匹配（DEM）技术：涵盖电流分割动态匹配、蝶形随机化网络、ILA 两种实现（旋转/加法）、DWA 物理实现，以及抽取/插值滤波器（CIC结构）的完整设计。

1. 电流分割动态匹配

1.1 基本原理

电流分割器（Fig. 8.14）用 M1-M2 对管将电流 $I$ 分割为 $I_{1}$ 和 $I_{2}$ ：

固定分割：失配 $Δ R / R$ 引起固定比例误差
动态匹配：随机数发生器 $V_{R}$ 控制四开关网络，交换 M1-M2 支路的输出连接
平均效果： $I_{1} = I_{2} = I /2$ （1 和 0 等概率）

推广到多元素：7-bit DAC 中，通过 7 级分割树实现二进制加权电流，每级用随机位流控制交换。

1.2 随机位流发生器

闭合环路反馈结构（Fig. 8.15）：

n-bit 延迟线（串接的 $z^{- 1}$ 寄存器）
加/减处理逻辑（以 $2^{n - 1}$ 为界）
输出 MSB 作为动态匹配控制位

初始寄存器内容为伪随机序列，MSB 近似 50% 占空比的随机位流。

1.3 仿真验证

0.1% 随机失配下（7-bit DAC，满幅正弦波输入）：

无 DEM：频谱出现大尖峰（谐波杂散）
有 DEM：尖峰消失或降至 -60 dBFS 以下，失配能量转化为白噪声底

2. 蝶形随机化网络（§8.6.1）

2.1 架构

温度计码 $\to$ $lo g_{2} M$ 级蝶形开关 $\to$ $M$ 个单元元素

每级蝶形由 $M /2$ 个 2×2 交叉开关组成，控制位决定直通或交叉：

   输入 0 ──[B0]──[B1]──[B2]── 输出 0
   输入 1 ──[B0]──[B1]──[B2]── 输出 1
   ...      ...     ...     ...
   输入 7 ──[B0]──[B1]──[B2]── 输出 7

2.2 连接能力和控制

$M$ 元素可产生 $M!$ 种连接（ $M = 8 \to 40320$ 种）
$lo g_{2} M$ 级蝶形保证任意输入可连到任意输出
控制位来自 k-bit RNG（ $k > lo g_{2} M$ ）
增加蝶形级数增加连接可能性，但改善有限

2.3 性能

M	蝶形级数	随机化能力	硬件复杂度
4	2	足够	8 个开关
8	3	良好	24 个开关
16	4	优秀	64 个开关
32	5	优秀	160 个开关

3. 独立电平平均（ILA）（§8.6.2）

ILA 为每个码字级别维护一组特定单元，独立旋转选择。

3.1 旋转法（Rotation Approach）

对码值 $C_{n}$ ，维护指针 $P_{n}$ ：

P_{n + 1} = P_{n} + C_{n}

从 $P_{n}$ 开始顺序选取 $C_{n}$ 个单元。不同码值使用不同的单元起始点。

3.2 累加法（Addition Approach）

P_{n + 1} = (P_{n} + C_{n}) mod M

用模 $M$ 运算替代直接累加，使指针分布更均匀。

3.3 性能对比

8 元素 DAC、0.2% 失配、二阶 ΣΔ 调制器、OSR = 64：

方法	SNDR	特点
无 DEM	~59 dB	杂散主导
随机选择	~62 dB	白化噪声
ILA 旋转	84 dB	一阶整形，低频凹陷
ILA 加法	87 dB	更优（能量推至更高频)
DWA	85-88 dB	类似 ILA 加法

ILA 加法优势：错误能量在更宽频带上分布 → 带内残留更少。

3.4 单元选择波形

给定输入序列 $C_{n} = [3, 4, 5, 3, 5, 6, 5, 6, 3]$ ，7 元素 DAC：

旋转法：单元 2 和 7 切换一次，其他 ≥ 2 次
累加法：所有单元切换 ≥ 2 次，分布更均匀

频繁切换 → 失配误差在单元间快速交替 → 更好的整形效果。

4. DWA 电路实现（§8.6.3）

4.1 指针算法

ptr \leftarrow (ptr + m [n]) mod M

$m [n]$ 为当前周期需要的单元数
从 ptr 开始顺序选择 $m [n]$ 个单元
指针循环递增

4.2 物理实现

DWA 指针更新可由加法器和寄存器实现：

// M=16 的 DWA 指针更新
reg [3:0] ptr;
wire [3:0] m; // 当前所需单元数
always @(posedge clk) begin
    ptr <= ptr + m;
end

单元选择逻辑：温度计码译码器 + 循环移位器（barrel shifter）：

将固定温度计码 $m$ 个 1 在 $M$ 位中循环移位
移位量 = 当前指针值
输出 $M$ 位选择信号直接驱动 DAC 单元

4.3 小信号问题（Kink）

当输入幅度小（ $- 30$ dBFS）时，DAC 仅在少数码间切换：

指针在少数位置循环
失配误差频谱在 $f_{s} / M$ 附近产生杂散
在 OSR 边缘可能落入带内

缓解方案：

DWA + 随机扰动（dither）
二阶 DEM（Bi-DWA、树形 DEM）
FILO-DWA（先入后出，结合一阶实现和二阶效果）

4.4 各 DEM 方法对比

方法	整形阶数	复杂度	小信号性能	硬件开销
随机化	0	极低	无杂散	RNG + 多路器
DWA	1	低	Kink 杂散	加法器 + 桶形移位
ILA 旋转	1	中	优于 DWA	M 个指针寄存器
ILA 加法	1	中	优于旋转	M 个指针 + 加法器
蝶形随机化	0	中	良好	$lo g_{2} M$ 级开关
Bi-DWA	2	高	无 Kink	双指针 + 排序逻辑
VQ-DEM	高阶	极高	优异	向量量化器

5. 抽取滤波器（§8.7.1）

5.1 设计要求

ΣΔ 调制器输出需经过抽取滤波：

去除带外整形噪声（防止混叠）
降低数据率（从 $f_{s}$ 到 $2 f_{B}$ ）

混叠噪声约束：混叠噪声总功率 $≪$ 带内噪声功率。

L 阶 ΣΔ 调制器在 Nyquist 附近的噪声功率：

P_{n e a r - N y q u i s t} = \frac{2 ^{2 L} Δ ^{2}}{12 \cdot OSR}

5.2 CIC 滤波器（级联积分梳状）

H_{C I C} (z) = (\frac{1 - z ^{- M}}{1 - z ^{- 1}})^{K}

$M$ ：抽取率
$K$ ：级数（通常 3-5）
无乘法器（仅加法器 + 寄存器）→ 适合高速
频率响应： $sinc$ 形状

结构：

输入 → [积分器×K] → [抽取 /M] → [梳状×K] → 输出

通带滚降：CIC 的 $sinc$ 响应在通带边缘有衰减，需后续 FIR 补偿。

5.3 多级抽取

将高抽取率分解为多级实现，显著降低计算量：

级	功能	抽取率	时钟频率
1	CIC 抽取	32	$f_{s}$
2	FIR 补偿 + 半带抽取	2	$f_{s} /32$
3	FIR 半带抽取	2	$f_{s} /64$
总		128

优势：每级在降频后处理，总加法器/乘法器数量大幅减少。

6. 插值滤波器（§8.7.2）

ΣΔ DAC 的逆操作：从 Nyquist 率升采样到过采样率。

6.1 插值步骤

零值插入：原始采样点间插入 $M - 1$ 个零
镜像滤波：去除 $f_{s} / (2 M)$ 以上的镜像频谱
数字 ΣΔ 调制：高分辨率过采样信号 → 低分辨率过采样信号
低分辨率 DAC + 重建滤波器

6.2 多级插值

与抽取类似，多级实现降低复杂度：

级	功能	插值率	时钟
1	2× 插值 FIR	2	$2 f_{B}$
2	2× 插值 FIR	2	$4 f_{B}$
3	CIC 插值	32	$8 f_{B} \to f_{s}$
总		128

7. DEM 与 PLL 的关系

7.1 多-bit ΣΔ PLL 中的 DEM 需求

分数-N PLL 中使用多-bit ΔΣ 调制器时，反馈路径中的 DAC 必须处理多电平信号，单元失配直接导致 PLL 带内相噪和杂散：

DAC 线性化：DEM/DWA 技术将 DAC 单元失配能量从低频（PLL 带内）搬移至高频（带外被环路滤波），是 PLL 中多-bit ΣΔ 方案的关键使能技术
失配整形阶数选择：PLL 环路为低通特性（典型带宽 $f_{B W} ≪ f_{re f}$ ），一阶 DEM（DWA/ILA）通常足够将失配噪声推出带外；高阶 DEM（Bi-DWA）仅在极窄带 PLL 中有额外收益
小信号杂散（§4.3 Kink）：PLL 锁定时分频比控制字变化小 → DWA 指针在小范围循环 → 杂散可能落入 PLL 带内 → 需 dither 或二阶 DEM 缓解

7.2 CIC 滤波器在 PLL 数字后处理中的应用

PLL 的数字后处理（如 ADPLL 中的相位误差数字滤波）常用 CIC 结构（§5.2）：

CIC 无乘法器特性（§5.2）使其适合 PLL 中的高速降采样/升采样操作
CIC 的 $sinc$ 通带滚降需后续 FIR 补偿——PLL 数字环路滤波器可合并此补偿
多级抽取（§5.3） 的结构与 PLL 中多速率数字处理自然匹配

7.3 PLL 相关 DEM 设计考量

设计维度	在 PLL 中的特殊性
整形阶数	一阶 DEM 通常足够（PLL 环路为低通）
时钟速率	DEM 由 $f_{re f}$ 或 $f_{V CO}$ 时钟驱动，须满足建立时间
硬件开销	PLL 对面积敏感，DWA（加法器+桶形移位器）比 ILA（多指针）更优
延迟约束	DEM 处理延迟须 < 1/ $f_{re f}$ （与 §2.4 时间常数调谐需求类似）

7.4 相关 PLL 页面

8. 参考文献

Maloberti, F. (2007). Data Converters, §8.6-§8.7. Springer.
Baird, R. T., & Fiez, T. S. (1995). “Improved ΔΣ DAC Linearity Using Data Weighted Averaging.” IEEE ISCAS, 1, 13-16.
Galton, I. (1997). “Spectral Shaping of Circuit Errors in Digital-to-Analog Converters.” IEEE TCAS-II, 44(10), 808-817.
Hogenauer, E. B. (1981). “An Economical Class of Digital Filters for Decimation and Interpolation.” IEEE Trans. ASSP, 29(2), 155-162.
Schreier, R., & Temes, G. C. (2005). Understanding Delta-Sigma Data Converters. IEEE Press/Wiley.

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