BiCMOS 技术、HBT 与互连

BiCMOS 技术将双极器件（高速、大电流驱动、低噪声）和 CMOS 器件（高密度、低功耗）的优点集成在同一芯片上。异质结双极晶体管（HBT） 通过使用宽带隙发射极（如 SiGe 基区）突破传统 BJT 的性能极限，实现了高达数百 GHz 的 f_T。此外，互连延迟 在深亚微米工艺中成为限制性能的主导因素，而 制造良率与成本 是决定产品可行性的关键经济因素。本文基于 Gray §2.11-§2.14 提炼。

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前后关系

前置知识：

• 双极IC工艺与器件结构（§2.3-§2.5）— 双极器件结构
• CMOS工艺与器件（§2.8-§2.10）— CMOS 工艺和器件
• 双极晶体管小信号模型（§1.4）— 高频特性参数 f_T

本书内部链条：

• BiCMOS技术、HBT与互连（本文，§2.11-§2.14）→ 单管与多管放大器（Ch.3）— BiCMOS 放大器设计
• → 输出级设计（Ch.5）— BiCMOS 输出级（双极驱动能力 + CMOS 逻辑）
• → 运算放大器设计基础（Ch.6）— BiCMOS 运放

外部关联：

• Razavi Design of Analog CMOS ICs 深度解析 — CMOS 与 BiCMOS 对比
• 电路中的Jitter与Phase Noise — HBT 的低噪声优势
• 振荡器设计与相位噪声 — SiGe HBT 在射频振荡器中的应用

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原理介绍

2.11 BiCMOS 技术

定义：BiCMOS 在同一芯片上同时制造双极（BJT）和 CMOS 器件，通常包括：

• 高性能 npn 晶体管（纵向，用于高速/高驱动级）
• 标准 CMOS（NMOS + PMOS，用于高密度逻辑）
• 有时也包括横向 pnp（性能受限）

BiCMOS 工艺的主要挑战：

• 双极和 CMOS 工艺步骤的兼容性
• 额外的掩模版（通常比纯 CMOS 多 3-5 层）
• 热预算冲突（双极需要高温退火，可能影响 CMOS 的沟道掺杂）
• 成本增加

典型 BiCMOS 流程步骤（额外于 CMOS 的步骤）：

1. 深 n⁺ 埋层（双极集电极低阻路径）
2. n⁻ 外延层
3. 深槽隔离（隔离双极器件）
4. p 基区注入（双极基区）
5. n⁺ 多晶硅发射极
6. 标准 CMOS 流程（阱、栅、源/漏）

BiCMOS 的应用场景：

应用	使用双极的部位	使用 CMOS 的部位
高速 SRAM	位线驱动/传感放大	存储单元、译码器
高速 I/O	输出驱动器	数字核心逻辑
射频前端	LNA、VCO、PA	基带处理
混合信号	参考/偏置电路	ADC/DAC 数字部分

2.12 异质结双极晶体管（HBT）

传统 BJT 的局限性：

• 为了获得高 β 需要 N_D/N_A 大（发射极高掺杂，基区低掺杂）
• 薄基区 + 低掺杂 → 基区电阻 r_b 增大
• r_b 增大 → 噪声系数增大、f_max 降低
• β 与 f_T 之间存在根本权衡

HBT 的原理：

使用具有不同带隙的半导体材料构成发射结，其中最成功的是 SiGe HBT：

宽带隙发射极（Si） + 窄带隙基区（SiGe合金）

$$\beta \propto \frac{N_E}{N_B}\cdot \exp \left(\frac{\Delta E_g}{kT}\right)$$

其中 $\Delta E_g$ 是基区与发射区的带隙差。对于 SiGe，$\Delta E_g$ 可达 ~100 meV。

关键优势：

• 即使 N_B 很高（基区高掺杂，降低 r_b），β 仍然很大（指数项补偿）
• r_b 降低 → 降低噪声系数
• 基区可以更重掺杂 → 减小基区宽度 → 提高 f_T
• β 与 r_b 的独立优化，突破了传统 BJT 的 trade-off

SiGe HBT 的典型参数：

参数	传统 BJT	SiGe HBT
f_T	10-30 GHz	100-500 GHz
f_max	10-30 GHz	100-700 GHz
β	50-500	100-2000
r_b	50-500 Ω	10-100 Ω
NF_min	~1 dB	< 0.5 dB
BV_CEO	5-30 V	1.5-10 V

SiGe HBT 的制造：

• 在基区外延生长 Si₁₋ₓGeₓ 合金（通常 x=0.05-0.3）
• 采用 UHV/CVD 或 RTCVD（低温外延）
• Ge 浓度可以是阶梯分布或渐变分布以建立内建电场加速载流子

2.13 互连延迟

随着工艺特征尺寸缩小，互连延迟 逐渐取代门延迟成为决定电路速度的主导因素。

RC 互连延迟（分布式 RC 线）：

$${\tau }_{wire}\approx 0.5\cdot R_{wire}{C}_{wire}\approx 0.5\cdot (\rho \frac{L}{Wt})\cdot (ϵ\frac{WL}{t_{ox}})$$

简化为：

$${\tau }_{wire}\propto \rho ϵ\frac{L^2}{t\cdot t_{ox}}$$

其中：

• $\rho$：互连金属电阻率（Cu ≈ 1.7 μΩ·cm，Al ≈ 2.7 μΩ·cm）
• $t$：金属厚度
• $t_{ox}$：金属到衬底的介质厚度
• $L$：线长

互连延迟缩放规律（根据 ITRS 路线图）：

工艺代	局部互连延迟	全局互连延迟
0.5 μm	与门延迟相当	可忽略
0.18 μm	接近门延迟	显著
90 nm	门延迟主导	主导
45 nm	互连与门相当	严重瓶颈

缓解策略：

1. 铜互连：电阻率比铝低 ~40%
2. 低 k 介质：降低寄生电容（SiO₂ k=3.9 → SiCOH k≈2.5-2.8 → 气隙 k≈1）
3. 反向比例缩放：全局互连线不按比例缩小
4. 重复器（repeater）：长线中间插入反相器缓冲
5. 多层互连：局部层薄（低电阻）+ 全局层厚（低 RC）

2.14 IC 制造的良率与经济性

2.14.1 良率模型

缺陷密度模型（泊松分布）：

$$Y=\exp (-D_0\cdot A)$$

其中 $D_0$ 是缺陷密度（单位：cm⁻²），A 是芯片面积。

更精确的 Murphy 模型：

$$Y={\left(\frac{1-\exp (-D_{0}A)}{D_{0}A}\right)}^2$$

良率与芯片面积的关系：

芯片面积	良率 (D₀=1 cm⁻²)	良率 (D₀=0.5 cm⁻²)
10 mm²	90%	95%
50 mm²	61%	78%
100 mm²	37%	61%
200 mm²	14%	37%

影响良率的因素：

• 缺陷密度：随工艺成熟度改进（学习曲线）
• 芯片面积：面积越大，良率越低→成本越高
• 临界面积：对缺陷敏感的电路区域（最小间距关键）
• 冗余设计：存储器常用（冗余行/列修复）

2.14.2 成本分析

每芯片成本：

$$\text{Cost per die}=\frac{\text{Cost per wafer}}{N\cdot Y}$$

其中 N 是每片晶圆上的芯片数（考虑晶圆边缘浪费）：

$$N=\frac{\pi (R-S{)}^2}{A}$$

• R：晶圆半径（200 mm 或 300 mm）
• S：边缘排除区（~3-5 mm）
• A：芯片面积

成本缩放规则：

• 每代工艺节点（~2 年）芯片尺寸通常不变，但特征尺寸缩小 0.7×
• 晶体管密度翻倍，每晶体管成本降低约 29%
• 掩模版成本随工艺复杂化而增加（先进工艺 > $10M）
• NRE（非经常性工程费用）在先进工艺中巨大

SPICE 模型参数文件（§A.2.1）：

Gray 教材附录 A.2.1 给出了对应工艺的 SPICE 模型参数集，包括：

• BJT 模型：IS、BF、VA、CJE、CJC、TF、RB、RC 等
• MOS 模型：VTO、KP、GAMMA、PHI、LAMBDA、CGSO、CGDO 等

这些参数与具体的工艺线相关，设计者在实际设计中应使用代工厂提供的 PDK（Process Design Kit）模型。

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工艺选择指导

应用类型	推荐工艺	原因
数字逻辑/SoC	CMOS	最高密度、最低功耗
射频前端	SiGe BiCMOS	HBT 的低噪声和高 f_T
高速 SerDes	BiCMOS	双极驱动 + CMOS 逻辑
精密模拟	CMOS 或 BiCMOS	取决于速度和精度需求
功率管理	BCD（Bipolar-CMOS-DMOS）	高压大电流能力
超高速（>100 GHz）	SiGe HBT 或 III-V	HBT 的极限性能

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参考文献

1. P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 5th ed., Wiley, 2009, §2.11-§2.14, §A.2.1.
2. J. D. Cressler, G. Niu, Silicon-Germanium Heterojunction Bipolar Transistors, Artech House, 2003.
3. S. M. Sze, VLSI Technology, 2nd ed., McGraw-Hill, 1988.
4. International Technology Roadmap for Semiconductors (ITRS), various editions.
5. J. A. Cunningham, “The Use and Evaluation of Yield Models in Integrated Circuit Manufacturing,” IEEE Trans. Semiconductor Manufacturing, vol. 3, pp. 60-71, May 1990.

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双向链接

本文链接到

• 双极IC工艺与器件结构 — BiCMOS 中的双极部分
• CMOS工艺与器件 — BiCMOS 中的 CMOS 部分
• IC制造基础工艺 — 所有工艺的基础

链接到本文

• 单管与多管放大器 — BiCMOS 放大器
• 输出级设计 — BiCMOS 输出级
• 运算放大器设计基础 — BiCMOS 运放
• 电路中的Jitter与Phase Noise — HBT 低噪声特性
• 振荡器设计与相位噪声 — SiGe HBT 振荡器
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