双极 IC 工艺与器件结构

双极集成电路是最早发展的 IC 技术，采用结隔离（junction isolation）将各个晶体管在芯片上互相隔离。尽管 CMOS 在数字和许多模拟应用中占主导地位，但双极工艺在超高速、低噪声、大电流驱动等应用中仍有不可替代的优势。理解双极工艺中 npn/pnp 晶体管的物理结构和寄生效应，是分析双极模拟电路的基础。本文基于 Gray §2.3-§2.5 提炼。

前后关系

前置知识：

IC制造基础工艺（§2.2）— 扩散、外延、光刻等基础工艺
pn结耗尽区分析（§1.2）— 结隔离原理、耗尽电容
双极晶体管大信号特性（§1.3）— BJT 的电流-电压关系

本书内部链条：

双极IC工艺与器件结构（本文）→ 双极无源元件与工艺改进（§2.6-§2.7）— 同一套工艺中的无源元件
→ 单管与多管放大器（Ch.3）— 理解双极放大器的器件结构
→ 运算放大器设计基础（Ch.6）— NE5234 双极运放的设计

外部关联：

Analog IC Design 经典教材 — 双极工艺与其他工艺对比
运算放大器设计 — 双极运放的输入级和电流镜
电路中的Jitter与Phase Noise — 双极器件的噪声特性

原理介绍

2.3 高压双极 IC 工艺

标准结隔离双极工艺的制造流程（Gray Fig. 2.1）：

步骤序列（以 npn 管为例）：

衬底准备：p 型硅衬底（~10 Ω·cm）
埋层形成：n⁺ 杂质（Sb 或 As）选择扩散或注入
外延生长：n⁻ 外延层（~0.2-2 Ω·cm，厚度 3-15 μm）
隔离扩散：p⁺ 隔离扩散穿透外延层到达 p 衬底
基区扩散：p 型杂质（硼）扩散形成 p 型基区
发射极扩散：n⁺ 杂质（磷）扩散形成发射极
接触孔开窗：刻蚀氧化物在器件表面开接触孔
金属化：沉积铝互连

2.4 先进双极 IC 工艺

现代双极工艺的改进包括：

多晶硅发射极：在发射极区沉积重掺杂多晶硅，实现极浅发射结（~0.1 μm），提高 f_T 和 β
自对准硅化物：降低接触电阻
深槽隔离：替代扩散隔离，提高集成密度
SOI：绝缘体上硅，消除结隔离寄生电容

2.5 双极工艺中的有源器件

2.5.1 集成 npn 晶体管

标准结构剖面（Gray Fig. 1.19, 2.5）：

        B    E    B           C
         |   |    |            |
    p⁺   |n⁺|    |p⁺          |n⁺
     |   ||||    |||           |||
     |   ||||    |||           |||
     |    n⁺ 发射极            |||
     |    p 基区     n⁻ 外延   |||
     |                         |||
     |     n⁺ 埋层 集电区       |||
     |    p⁻ 衬底               ||
     ───────────────────────────┘
                 p⁺ 隔离墙 --->

关键结构参数：

参数	典型值	影响
外延层电阻率	0.2-2 Ω·cm	BV_CBO、C_μ、r_c
外延层厚度	3-15 μm	BV_CBO、穿通电压
基区宽度 W_B	0.1-1 μm	β、f_T、V_A
发射极宽度	1-10 μm	电流能力、r_b
埋层电阻率	~20 Ω/□	r_c 降低

纵向 npn 管的特点：

埋层（n⁺ 埋层）：重掺杂埋层大大降低集电极串联电阻 r_c（从数百 Ω 降低到数十 Ω），同时不增加 C_μ
外延层：轻掺杂 n⁻ 集电区承受高反偏压（决定 BV_CBO），同时也增加 r_c
集电极接触：通过 n⁺ 穿通（sinker）将埋层上引至表面，降低集电极电阻

寄生元件（Gray Fig. 1.19）：

$C_{j e}$ ：基-射结耗尽电容
$C_{μ}$ ：基-集结耗尽电容（分布式，受外延层电阻影响）
$C_{cs}$ ：集电区-衬底结耗尽电容（影响高频性能的最主要寄生）

npn 管性能参数范围：

参数	典型值
β_F	50-500
BV_CBO	20-80 V
BV_CEO	10-50 V
f_T	1-30 GHz
r_b	50-500 Ω
r_c	20-500 Ω
V_A	15-100 V
τ_F	10-500 ps

2.5.2 集成 pnp 晶体管

集成 pnp 晶体管有两种主要类型：

横向 pnp（Lateral pnp）

结构：发射极和集电极在同一扩散层中形成（p 型基区扩散），通过横向载流子输运工作。

    E       B       C
    |p⁺|   |n⁺|    |p⁺|
    ───────┴───────┴───
         n⁻ 外延（基区）
         n⁺ 埋层
         p⁻ 衬底

特点：

β_F 较低（10-100）
横向基区宽度大 → f_T 低（1-40 ns τ_F）
可承受较高电压
不需要额外的工艺步骤

局限性：

低频性能（τ_F 比 npn 大 100 倍）
较低电流增益
寄生衬底 pnp 效应（部分横向空穴被衬底收集）

衬底 pnp（Substrate pnp）

结构：集电极直接使用 p 衬底（保持接最负电位），发射极在 p 扩散区。

    E       B
    |p⁺|   |n⁺|
    ───────┴───
         n⁻ 外延（基区）
         n⁺ 埋层
         p⁻ 衬底（集电极）

特点：

只能用于共集电极（衬底接地或负电源）
电流增益中等
适合做射随器输出、电流镜等

设计考虑：在标准双极工艺中，pnp 管是性能受限的器件。设计者应尽量使用 npn 管，将 pnp 限制在必须使用的场合（如输出级、电流镜）。

结隔离原理

隔离机制：每个器件周围由 p⁺ 扩散环和 p 衬底形成反向偏置的 pn 结，实现器件间的电隔离：

  Device 1 | p⁺ 墙 | Device 2
     n⁻    |p⁺     |   n⁻
     n⁺ 埋 |p⁺     | n⁺ 埋
    p⁻ 衬底|p⁺     |p⁻ 衬底

隔离墙接最负电位（保证反偏）
隔离结耗尽电容（C_is）是主要寄生
需要一定的隔离间距，限制了集成密度

局限性：

大面积的隔离结电容
高温下漏电流增大
可能发生寄生 SCR 闩锁

设计示例

典型 npn 晶体管参数提取（过程相关信息）：

已知外延层电阻率 0.5 Ω·cm（N_D ≈ 10¹⁶ cm⁻³），厚度 8 μm
集电结 BV_CBO 计算（平面近似）：

B V_{CBO} \approx \frac{ϵ}{2 q N _{D}} E_{cr i t}^{2} = \frac{1.04 \times 1 0 ^{- 12}}{2 \times 1.6 \times 1 0 ^{- 19} \times 1 0 ^{16}} \times 9 \times 1 0^{10} \approx 29 V

考虑边缘效应，实际 ~18-22 V

参考文献

P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 5th ed., Wiley, 2009, §2.3-§2.5.
S. M. Sze, Physics of Semiconductor Devices, 3rd ed., Wiley, 2007.
H. C. Lin, Integrated Electronics, Holden-Day, 1967.
P. R. Gray, R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 1st ed., Wiley, 1977.

双向链接

本文链接到

IC制造基础工艺 — 依赖扩散/外延等基础工艺
双极晶体管大信号特性 — npn/pnp 的电特性
双极晶体管小信号模型 — 寄生参数（C_μ、C_cs）与结构相关

链接到本文

双极无源元件与工艺改进 — 同一双极工艺平台
单管与多管放大器 — 双极放大器中的 npn/pnp
电流镜与有源负载 — 横向 pnp 在电流镜中的应用
输出级设计 — 衬底 pnp 在输出级的应用
Gray 模拟集成电路分析与设计深度解析 — 来源导航页

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