流水线 ADC 架构

概述

EE247 Lecture 22 介绍了 Pipeline（流水线）ADC，它是高速高精度 ADC 的主流架构。Pipeline ADC 将算法 ADC 的各级物理展开，利用流水线操作大幅提升吞吐率，同时在每级间进行数字校正以容忍电路非理想性。

基本架构

流水线概念

将 N 位 ADC 分解为多个低分辨率级
每级：S/H → 子 ADC → 子 DAC → 减法 → 余量放大 → 下一级
各级同时工作：第 k 级在处理第 n 个样本时，第 k+1 级在处理第 n-1 个样本

多级模型

$D_{o u t} = D_{1} + \frac{D _{2}}{G _{1}} + \frac{D _{3}}{G _{1} G _{2}} + ... + \frac{D _{n}}{\prod _{j = 1}^{n - 1} G _{j}} + \frac{e _{q n}}{\prod _{j = 1}^{n - 1} G _{j}}$
最终输出中仅包含最后一级的量化误差 e_qn
Sub-ADC 误差被前级的过范围设计容忍（不直接影响最终输出）

关键设计考虑

Sub-ADC 误差容忍

1.5-bit/级结构：比较器阈值在 ±V_ref/4
允许比较器失调 ±V_ref/4 而不造成误码
数字校正（Digital Correction）：
- 各级数字输出错位相加
- 即使子 ADC 误判，余量仍在下一级 ADC 范围内 → 可被后级纠正

级间增益误差

余量放大器的增益误差影响有效分辨率
错误累积： $V_{res} = G \cdot (1 + ϵ) \cdot (V_{in} - V_{D A C})$
可通过数字校准补偿（LMS 算法在线测量增益）

每级位数选择

策略	优点	缺点
低位数/级（如 1-bit）	反馈因子大 → 速度快	级数多 → 延迟大
高位数/级（如 3-bit）	级数少 → 功耗效率高	反馈因子小 → 速度受限

尾级缩放（Stage Scaling）

噪声优化：

第一级噪声最关键（直接出现在输出）
后级噪声被前级增益衰减
最优：从第一级到最后一级电容递减

电容缩放策略：

不缩放：所有级相同 → 后级噪声浪费（功耗不优化）
按增益 G² 缩放：每级电容缩小 G² 倍 → 各级噪声贡献相同
实际最优折衷：按每级增益 G 缩放（近似最优）
例：13-bit Pipeline（Cline & Gray, JSSC 1996）
- 3-bit/级（G=4），第一级 C=4pF，后级逐级缩小

设计实例

14b 75MS/s（Yang, JSSC 2001）：3-1-1-1-1-1-1-1-1-3，0.35μm/3V，340mW
12b 80MS/s（Loloee, ESSIRC 2002）：1-1-1-1-1-1-1-1-1-1-2，0.18μm/3V，260mW
12b 20MS/s（X. Wang, Hurst, Lewis）：数字校正，1.5-bit/级

FoM（品质因数）

$F o M = \frac{P}{2 ^{ENOB} \cdot f _{s}}$
单位：pJ/conversion-step
反映 ADC 的功耗效率
2010 年先进 Pipeline ADC FoM ≈ 0.5-2 pJ/conv-step

双向链接

📘 Baker 3e 补充（Ch.29 + Ch.30 Pipeline ADC 架构与第 3 版新增实现）

Baker 对 Pipeline ADC 的贡献在于行为级架构分析（Ch.29，Harry Li）和实现级电路细节（Ch.30，第 3 版新增）。

1. Pipeline ADC 的行为级建模（Ch.29）

Baker 给出了 Pipeline ADC 的系统级模型和行为级仿真：

多级输出组合： $D_{o u t} = D_{1} + D_{2} / G_{1} + D_{3} / (G_{1} G_{2}) + \dots$
数字校正原理：1.5-bit/级结构的错位相加实现方式
级间增益误差分析：增益误差对有效位数的定量影响

2. Pipeline ADC 的电路实现（Ch.30）—— Baker 的独特价值

实现模块	Baker 覆盖	EE247
MDAC	SC 电路实现（电容 + 开关 + 运放）	架构级
运放共享技术	相邻级共享运减半功耗	—
时钟生成	非交叠时钟的精确时序	—
电容缩放	后级电容逐级缩小（噪声-功耗优化）	概念级

3. 关键技术问题的工程指导

运放建立时间 vs ADC 速度：每个时钟周期内运放需在 $≪ T_{s} /2$ 内完成建立
kT/C 噪声限制：第一级采样电容由 SNR 需求决定—— $C_{s} > 2 k T \cdot 2^{2 N} / (12 \cdot V_{FS}^{2})$
级缩放策略：Baker 给出了从第一级到最后一级的电容逐级缩放比例，平衡噪声和功耗

Baker 的 Pipeline ADC vs EE247：EE247 Lecture 22 提供 Pipeline ADC 的清晰架构介绍和级间数字校正原理；Baker 则补充了 MDAC 的 SC 电路实现、运放共享技术、电容缩放策略的定量指导，包含 SPICE 仿真验证。

关联页：Baker CMOS 电路设计版图与仿真深度解析 §29, §30

📘 Martin 补充（Ch.17 Nyquist-Rate ADC——Pipeline ADC 深入分析）

Martin Ch.17 从 Nyquist ADC 系统视角覆盖 Pipeline ADC，与 EE247（架构级介绍 + 数字校正原理）和 Baker（MDAC 实现级覆盖）互补，提供系统级设计与折衷分析。

1. Pipeline ADC 系统级设计

Martin 给出了 Pipeline ADC 的完整系统级设计框架：

级间精度分配：各级噪声、增益误差、电容失配的预算分配
每级位数选择：1-bit/级 vs 多-bit/级的系统级比较——速度、功耗、延迟的权衡
级缩放策略：从第一级到最后一级逐级缩小的最优缩放因子

2. 数字校正的深入分析

Martin 提供了比 EE247 更详细的数字校正分析：

错位相加机制：各级数字输出的二进制对齐与相加
校正范围：1.5-bit/级结构允许 ± $V_{re f} /4$ 的比较器失调——余量信号的正确范围分析
增益误差容忍：级间增益误差对校正后有效位数的定量影响

3. 噪声与功耗优化

kT/C 噪声限制：第一级采样电容由 $C_{s} > 2 k T \cdot 2^{2 N} / (12 \cdot V_{FS}^{2})$ 确定
运放功耗：各级运放的 $GB W$ 和 $SR$ 需求随级数递减——最优功耗分配
FoM 优化：Pipeline ADC 的功耗效率优化方法

Martin 的独特价值：Ch.17 从系统级 Nyquist ADC 视角统一覆盖 Pipeline ADC，提供 EE247（架构级）和 Baker（实现级）之间的设计方法论桥梁——级间精度分配、数字校正深入分析、噪声-功耗优化框架。

关联页：Martin Analog Integrated Circuit Design 深度解析 §17

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