清华 CP-less Hybrid PLL 与 BLE TX 深度解析

Woogeun Rhee, Zhihua Wang 团队（清华大学）连续发表两篇论文：2021 TCAS-I 提出 bias-current-free CP-less fractional-N HPLL（0.65V, 1.2 GHz），2025 JSSC 将其扩展为 0.6V BLE TX（RDAC CM ripple cancellation + class-E/F₂ PA），实现 25.1% 系统效率。

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基本信息

属性	2021 TCAS-I	2025 JSSC BLE TX
标题	A Bias-Current-Free Fractional-N HPLL for Low-Voltage Clock Generation	A 0.6-V High-Efficiency BLE TX Using a Hybrid PLL With RDAC-Based CM Ripple Cancellation
作者	X. Xu, Z. Wan, W. Rhee, Z. Wang	L. Feng, Q. Liao, L. Kuang, J. Zhao, W. Rhee, Z. Wang
期刊	IEEE TCAS-I, Vol.68, No.9	IEEE JSSC, Vol.60, No.10
工艺	65 nm CMOS	65 nm CMOS
频率	1.2 GHz	2.4 GHz BLE
供电	0.65V（D/VCO 0.9V）	0.6V（D/VCO/PA 0.5V）
功耗	1.85 mW	sub-mW PLL + PA
核心创新	FF-PD + notch filter + FIR-ΔΣ	RDAC CM cancel + SCS D/VCO + class-E/F₂

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vs 已有来源定位

维度	Ferriss 2014 HPLL	Kim 2019 GRO-HPLL	清华 CP-less HPLL
P-path PD	PFD	PD + S&H	JK-FF（无 CP）
CP	有（2 个）	有	无
偏置电流	有	有	无
低压	1V	1V	0.65V / 0.6V
分数-N	整数-N	整数-N	分数-N（FIR-ΔΣ）

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Paper 1: 2021 — Bias-Current-Free CP-less Fractional-N HPLL

§II. CP-less PLL with Hybrid Loop Control

架构：

• P-path：JK-FF PD → 差分 2nd-order RC LPF → D/VCO 模拟控制
• I-path：BBPD → 数字 LPF（1st-order MASH 调制器）→ D/VCO 数字控制
• 3rd-order $\Delta \Sigma$ + 7-tap FIR → 分数分频（降低量化噪声 + 增强 PD 线性）

FF-PD 增益：$K_{PD}=V_{DD}/(2\pi )$

混合域开环增益

$$G(z,s)=\frac{1}{N}\left[G_a(s)\cdot \frac{K_{VCO}}{s}+G_d(z)\cdot \frac{K_{DCO}}{1-z^{-1}}\right]$$

其中：

$$G_a(s)=\frac{V_{DD}}{2\pi }\cdot F_{LPNF}(s)$$ $$G_d(z)=K_{BBPD}\cdot \beta \cdot \frac{z^{-1}}{1-z^{-1}}$$

过阻尼设计：模拟 P-path 主导小信号性能（带宽、带内 PN），数字 I-path 提供频率捕获

Programmable Notch Filter

• FF-PD 方波输出 → LPF 后大纹波 → 参考杂散
• 传统方法：降低 LPF 极点频率 → 恶化相位裕度
• Twin-T notch filter（可编程 ±30%）→ 在杂散频率处陷波 → 解耦杂散与稳定性

FIR-Embedded ΔΣ 调制

• 3rd-order ΔΣ 顺序输出控制多个并联分频器
• 实现混合 FIR 滤波（降低高频量化噪声）→ 不影响 PLL 环路动态

§VI. 测量结果

参数	值
Phase noise @1 MHz	-97 dBc/Hz
参考杂散（notch filter）	-76 dBc
分数杂散	-37 至 -58 dBc

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Paper 2: 2025 — 0.6V BLE TX

§II. Overall Architecture

• Sub-mW hybrid PLL：TI-FFPD + 6-bit VPI + dual BBPD（带死区）
• SCS D/VCO：NMOS stacking + 1:2 transformer → 电流效率翻倍 + 升压
• Class-E/F₂ PA：duty-cycle control（duty=1/3）→ HD3 抑制
• 1-bit ΔΣ 高路调制 + FIR：免校准两点调制

§III. RDAC-Based CM Ripple Cancellation

• 差分 varactor 失配 → TI-FFPD CM ripple 消除不完美 → 参考杂散
• RDAC 独立调节正/负路径 CM → 实现各路径独立三态控制
• 杂散抑制 >18 dB

Shared Bias Resistor

• 传统分离偏置电阻 → 不相关噪声叠加
• 共享偏置电阻 → 噪声相关 → 差分抵消

§V. 测量结果

参数	值
系统效率 @0 dBm	25.1%
参考杂散抑制	>18 dB
HD2 / HD3	-50.1 / -52.1 dBm
面积	0.46 mm²（无外部元件）

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关键贡献总结

1. CP-less bias-current-free HPLL：JK-FF PD + 被动 LPF → 0.65V 低压工作
2. Programmable notch filter 解耦参考杂散与环路稳定性
3. FIR-embedded ΔΣ 降低分数-N 量化噪声 + 增强 PD 线性
4. RDAC CM ripple cancellation 抑制差分 varactor 失配杂散 >18 dB
5. 0.6V BLE TX 系统集成：25.1% 效率，满足 BLE 规范

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双向链接

概念页：

• Hybrid PLL架构与技术 — §4.3-4.4, §9 (低压设计)
• PLL频率合成器 — 分数-N ΔΣ 调制
• 数字CMOS PLL架构与TDC-DCO设计 — DCO 控制

实体页：

• Woogeun Rhee — 通讯作者

其他来源：

• Kim GRO-TDC Hybrid PLL 深度解析 — HPLL 噪声 TF 分析
• Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析 — 快速跳频 hybrid PLL