SC-ΔΣ 调制器的电容尺寸与放大器设计

涵盖章节：§7.4–§7.7，书页 173–189 前后关系：在§7.3 确定了积分器拓扑和系数比之后，本节需要(1)根据热噪声确定绝对电容值，(2)设计放大器以满足摆率、建立精度和增益需求，(3)通过仿真验证。

---

前后关系

• 上游：SCΔΣ调制器的高层设计与开关电容积分器（§7.2-7.3）提供系数 $a_1,b_1,c_1,a_2$ 和拓扑
• 下游：SCΔΣ调制器的开关比较器时钟与全系统调试（§7.8-7.11）在此设计和验证基础上完成全集成
• 交叉：运算放大器设计提供通用运放设计知识
• 交叉：CT-ΔΣ调制（Ch.8）的连续时间积分器设计与此处的 SC 设计形成对比

---

原理介绍

§7.4 电容尺寸设计

系数到电容比的映射：

$$\begin{array}{rl}{a}_1& =\frac{C_1{V}_{\text{ref}}}{C_2{V}_{\text{FS}}}(7.7)\\ b_1& =\frac{C_1{V}_{\text{FS}}}{M{C}_2{V}_{\text{FS}}}=\frac{C_1}{C_2}(7.8)\\ c_1& =\frac{C_3}{C_5}(7.11)\\ a_2& =\frac{C_4{V}_{\text{ref}}}{C_5{V}_{\text{FS}}}(7.12)\end{array}$$

其中 $V_{\text{FS}}=V_{\text{ref}}=V_{DD}=1.8$ V，$M=1$（单 bit）。

kT/C 热噪声约束：目标 SNR = 100 dB + 3 dB 裕量 = 103 dB。

满幅正弦波功率：

$$v_{\text{signal}}^2=\frac{(V_{\text{FS}}/2{)}^2}{2}=\frac{(0.9\text{ V}{)}^2}{2}$$

带内输入参考热噪声上限：

$$\overline{v_n^2}=\frac{v_{\text{signal}}^2}{10^{\text{SNR}/10}}=4.5\mu {\text{V}}^2(7.9)$$

第一级 SC 采样噪声：

$$\overline{v_n^2}\approx \frac{kT}{\text{OSR}\cdot C_1}(7.10)$$

代入得 $C_1=0.4$ pF，进而 $C_2=6.5$ pF。

第二级电容：由于 OSR 很高，第二级热噪声被第一级增益大大衰减。取最小允许电容 $C_4=10$ fF，利用系数比计算 $C_5$ 和 $C_3$：

$$C_4=10\text{fF},C_5=\frac{C_4{V}_{\text{ref}}}{a_2}=98\text{fF},C_3=C_5\cdot c_1=44\text{fF}$$

最终电容：$C_1=410\text{ fF},C_2=6.49\text{ pF},C_3=44\text{ fF},C_4=10\text{ fF},C_5=98\text{ fF}$。

§7.5 初始验证

开环验证：用 impL1 计算理想脉冲响应，通过两次 DAC 序列的响应相减提取线性脉冲响应，对比仿真与预期。

闭环短时 DC 仿真：DC 输入 90% $V_{FS}$，观察 40 个时钟周期内各积分器输出是否在 $\pm 0.5$ V 范围内，以及输出码流均值是否逼近输入。

频谱仿真：$2^{16}$ 时钟周期的正弦波仿真，确认噪声整形斜率（二阶 = 40 dB/decade），SQNR = 114 dB，H3 = −105 dBFS。

§7.6 放大器设计

使用折叠共源共栅（Folded Cascode）OTA（图 7.19），原因：

• 输入共模范围宽（PMOS 输入对适合低共模）
• 输出阻抗高 → 高增益
• 适合 SC 电路中仅驱动电容的特性

摆率约束：相位切换时，输入对电流完全倒向一侧，输出电流为 $I$（差分对每侧尾电流）。分配相位时间的一半（$T/8=0.125\mu$s）给摆率：

$$I=\frac{C_1{V}_{\text{FS}}}{T/4}=\frac{0.4\text{ pF}\times 1.8\text{ V}}{0.25\mu \text{s}}=3\mu \text{A}(7.15)$$

线性建立约束：另一半相位时间用于指数建立。等效小信号电路（图 7.21）的时域常数：

$$\tau =\frac{1}{g_m}\cdot \frac{C_1+C_3}{C_1{C}_3/C_2}(7.16)$$

要求 100 dB 衰减：

$$\frac{T/4}{\tau }=\ln (10^5)\approx 12(7.17)$$

解得：

$$g_m=\frac{C_1+C_3}{C_1{C}_3/C_2}\cdot \frac{12}{T/4}\approx 20\mu \text{A/V}(7.18)$$

所需的 $g_m/I=20/3\approx 7$ V${}^{-1}$，在中等反型区容易实现（工艺支持高达 18 V${}^{-1}$）。

§7.6.1 有限放大器增益效应

积分器传输函数退化（图 7.22 推导）：

$$V_o(z)=\frac{C_1/C_2}{1+ϵ}\cdot \frac{1}{1+\frac{ϵ}{1+ϵ}{z}^{-1}}{V}_i(z),ϵ=\frac{C_1}{C_2(A+1)}(7.25)$$

两个效应：

1. 增益常数减小：$C_1/C_2\to (C_1/C_2)/(1+ϵ)$，通常可忽略
2. 极点从 $z=1$ 内移：$z_p=1/(1+ϵ)$ ≈ $1-ϵ$，即 NTF 零点从 dc 偏移

当 $ϵ>\pi /\text{OSR}$ 时，通带边缘 NTF 衰减降低 3 dB（图 7.23）。从线性理论：

$$A>\frac{\text{OSR}}{\pi }\cdot \frac{C_1}{C_2}-1\approx 19\text{dB}(7.26)$$

但线性理论严重低估！ 实际需求主要来自：

1) 死区效应：二阶单 bit 调制器对 $\overline{+1,-1}$ 反馈模式产生信号相关死区（§3.3.1）。稳态时 $x_2=\pm 80$ mV，要分辨 $10\mu$V 输入：

$$A>\frac{80\text{mV}}{10\mu \text{V}}=39\text{dB}(7.28)$$

2) 非线性失真：增益随输出电压变化产生谐波失真。带外量化噪声比带内高约 90 dB，若运放非线性度不够，将被 IMD 折叠回带内。

保守目标：放大器增益 $\ge 80$ dB。

§7.6.2 候选放大器

PMOS 输入折叠共源共栅放大器（图 7.24），尺寸标注：

• 输入对：$W/L=8\mu \text{m}/6\mu \text{m}$（大尺寸降 1/f 噪声）
• 偏置电流：$I_{tail}=6\mu \text{A}$（每侧 3 $\mu$A）
• 输出电压摆幅：$\pm 0.5$ V
• 总电流：$12\mu$A

共模反馈（CMFB）：采用开关电容 CMFB 网络（图 7.25），用开关电容设定直流共模电压，高增益路径确保共模调节到亚 mV 级。但 AC 仿真使用理想 CMFB（图 7.26）以便检查增益和稳定性。

仿真结果：

• 标称增益 $>83$ dB（$V_o=\pm 0.5$ V），慢热角 $>78$ dB（图 7.27）
• UGF = 10 MHz，PM = 80°（0.5 pF 负载，图 7.28）→ 16 个时域常数/相位
• 第二级运放尺寸缩放 4×（相对第一级），功耗仅增加 15%

§7.7 中间验证

脉冲响应验证（图 7.29）：第一级运放晶体管级替换后，脉冲响应仍通过预期点。

DC 输入仿真（图 7.30）：输出码流均值跟踪输入。

过冲现象分析（图 7.31-7.32）：$x_1$ 从 0.9 V 到 0.8 V 的变化过程中经历 $\approx 0.6$ V 的过冲。原因：C1 左端在 ${\varphi }_1\to {\varphi }_2$ 切换时电压跳变 $V_{DD}$，通过电容分压瞬时传播到输出。虽然超出线性范围，只要最终建立正确即可。

全晶体管级频谱（图 7.33）：SQNR = 113 dB，H3 = −92 dBFS，SQNDR = 88 dB。与理想行为仿真（SQNR=114 dB）相比退化在合理范围。

放大器噪声仿真（图 7.34-7.35）：

• ${\varphi }_1$ 噪声（仅开关）：3.6 $\mu$Vrms（与 kT/C 预测偏差 $<10\%$）
• ${\varphi }_2$ 噪声（开关 + 运放）：5.8 $\mu$Vrms（比 kT/C 高 4 dB，其中约 1 dB 来自 1/f 噪声）
• 总噪声：6.8 $\mu$Vrms $\to$ −99.4 dBFS（SNR 目标 −100 dBFS 差 1.6 dB）

---

关键洞察

#	洞察
1	kT/C 噪声是第一级电容尺寸的决定因素，而非匹配精度。式 (7.10) 是 SC ΔΣ ADC 电路设计的起点
2	线性分析给出的增益需求（19 dB）与实际情况（80+ dB）相差 60+ dB，死区和非线性失真才是真正的约束
3	折叠共源共栅 OTA 的设计空间由四因素权衡定义：摆率电流 $\uparrow$、建立精度 $\uparrow$、噪声 $\downarrow$、输出摆幅 $\uparrow$ ——通过 $V_{dsat}$ 分配在四个电压裕量之间展开
4	两级噪声叠加法则：$v_{n,total}^2=v_{n,{\varphi }_1}^2+v_{n,{\varphi }_2}^2$，${\varphi }_1$ 仅受 $kT/C_1$ 主导，${\varphi }_2$ 增加运放噪声项（式 7.57 中的 ${\gamma }_{\text{amp}}$ 项）

---

参考文献

1. Enz, C. & Temes, G. C. (1996). “Circuit techniques for reducing the effects of opamp imperfection.” Proc. IEEE, 84, 1584-1614.
2. Pavan, S., Schreier, R., & Temes, G. C. (2017). Understanding Delta-Sigma Data Converters (2nd ed.), §7.4-§7.7. IEEE Press/Wiley.

相关页面

• SCΔΣ调制器的高层设计与开关电容积分器
• SCΔΣ调制器的开关比较器时钟与全系统调试
• 运算放大器设计
• 频率补偿技术
• 失调消除技术
• 二阶ΔΣ调制器MOD2原理
• Pavan ΔΣ 数据转换器 Ch.7 深度解析
• Rosa Sigma-Delta Converters Practical Design Guide 深度解析

---

📙 Rosa 补充（Ch.3 有限增益泄漏、电容失配与噪声预算）

Rosa《Sigma-Delta Converters》Ch.3 对 SC-ΣΔM 的电路误差给出了更系统化的定量分析。

有限运放增益的泄漏分析（§3.1）

Rosa 定义积分器泄漏因子 ${ϵ}_g=1/A_{DC}$，量化其对 IBN 的影响：

• 积分器直流增益从 $\infty$ 降为 $A_{DC}$，等效 NTF 零点从 dc 偏移到 $f_z\approx {ϵ}_g{f}_s/(2\pi )$
• IBN 增加量：$\Delta \text{IBN}\propto {ϵ}_g^2\cdot {\text{OSR}}^{-2L+1}$
• 设计要求：$A_{DC}>{\text{OSR}}^L$ 以避免显著噪声泄漏

电容失配对 NTF 的影响（§3.2）

Rosa 分析了电容失配 $\sigma (\Delta C/C)$ 对 NTF 极点/零点偏移的影响：

• 电容比误差直接导致 NTF 系数偏移：$\Delta a_i/a_i\approx \sigma (\Delta C/C)$
• 对高阶调制器影响更大：极点偏移可能使 $|\text{NTF}{|}_{\infty }$ 超过稳定性界限
• 典型要求：对 4 阶以上调制器，$\sigma (\Delta C/C)<0.1\%$

噪声预算方法论（§3.8 Case Study）

Rosa 的 Case Study 给出了完整的 noise budget 分配流程：

1. 理想性能：确定目标 SNR 和 DR
2. 噪声泄漏：有限增益引起的 IBN 增加
3. 电路噪声：$kT/C$ 采样噪声 + OTA 噪声（$\overline{v_n^2}=\frac{kT}{C_s\cdot \text{OSR}}+\frac{S_{v,amp}\cdot B{W}_n}{\text{OSR}}$）
4. 建立误差：有限 GBW 和 SR 引起的等效噪声
5. 总噪声预算：各项贡献之和应 < 目标噪声

差异定位：Pavan Ch.7 的电容尺寸和放大器设计以单一设计案例展开；Rosa Ch.3 增加了 噪声预算分配方法论、电容失配对高阶 NTF 的定量影响和 有限增益泄漏的统一分析框架。