IC 制造基础工艺

集成电路制造依赖于一系列物理和化学工艺步骤，将设计好的电路图案精确地转移到硅片上。扩散、光刻、外延生长、离子注入、热氧化和多晶硅沉积是构成所有 IC 工艺（双极、CMOS、BiCMOS）的基本构建块。理解这些基础工艺的原理和局限性，对于模拟 IC 设计中的器件选择、寄生评估和版图规划至关重要。本文基于 Gray §2.2 提炼。

前后关系

前置知识：

pn结耗尽区分析（§1.2）— 掺杂浓度决定耗尽区特性
半导体物理：本征/非本征半导体、载流子浓度

本书内部链条：

IC制造基础工艺（本文，§2.2）→ 双极IC工艺与器件结构（§2.3-§2.5）— 基础工艺组合构成双极流程
→ CMOS工艺与器件（§2.8-§2.10）— 基础工艺组合构成 CMOS 流程
→ BiCMOS技术、HBT与互连（§2.11-§2.14）— BiCMOS 融合两种工艺

外部关联：

运算放大器设计 — 工艺参数（β、V_A、C_ox）直接影响性能
电路中的Jitter与Phase Noise — 工艺噪声来源
SCΔΣ调制器的高层设计与开关电容积分器 — 工艺中的电容和匹配

原理介绍

2.2.1 硅的电阻率

纯硅是本征半导体，电阻率很高。通过掺杂（引入 III 族或 V 族杂质）可精确控制电阻率：

ρ = \frac{1}{q ( μ _{n} n + μ _{p} p )}

对于 n 型硅（施主浓度 $N_{D}$ ）： $ρ \approx 1/ (q μ_{n} N_{D})$ 对于 p 型硅（受主浓度 $N_{A}$ ）： $ρ \approx 1/ (q μ_{p} N_{A})$

设计意义：电阻率直接决定寄生串联电阻和互连延迟。

2.2.2 固相扩散

扩散是将掺杂原子从高浓度区向硅片中迁移的过程，是早期 IC 工艺的主要掺杂手段。

菲克扩散方程：

\frac{\partial C ( x , t )}{\partial t} = D \frac{\partial ^{2} C ( x , t )}{\partial x ^{2}}

其中 $C (x, t)$ 是掺杂浓度分布， $D$ 是扩散系数（温度敏感， $D \propto e^{- E_{a} / k T}$ ）。

两种边界条件：

恒定表面浓度扩散（预扩散）：

C (x, t) = C_{s} \cdot erfc (\frac{x}{2 D t})

有限源扩散（推进扩散）：

C (x, t) = \frac{Q}{π D t} exp (- \frac{x ^{2}}{4 D t})

其中 $Q = \int_{0}^{\infty} C (x, t) d x$ 是单位面积总掺杂量。

结深：pn 结位于 $C (x, t) = N_{s u b}$ 处，解得：

x_{j} = 常数 \times D t

关键参数：

扩散系数 $D$ ：硼（B）≈ 10^{-14}~10^{-12} cm²/s（1000-1200°C）
磷（P）≈ 10^{-13}~10^{-11} cm²/s
典型结深：0.1~2 μm

2.2.3 扩散层的电特性

薄层电阻（Sheet Resistance）：

R_{s} = \frac{1}{q μ N x _{j}} = \frac{1}{μ Q} (Ω/ □)

其中 $\overline{N}$ 是平均掺杂浓度， $Q$ 是单位面积掺杂量。

任意矩形扩散区的电阻：

R = R_{s} \cdot \frac{L}{W}

设计意义：

扩散电阻的精度受扩散均匀性限制（典型 ±10~20%）
薄层电阻值范围：几 Ω/□（高掺杂）到几十 kΩ/□（轻掺杂）

2.2.4 光刻

光刻是将掩模版上的电路图案转移到硅片表面的过程。

基本步骤：

涂胶：硅片表面涂覆光刻胶（正胶或负胶）
曝光：通过掩模版对光刻胶进行 UV 曝光
显影：去除曝光/未曝光区域的光刻胶
刻蚀：将图案转移到下层材料（SiO₂、Si₃N₄、多晶硅等）
去胶：去除剩余光刻胶

分辨率极限（瑞利判据）：

R = k_{1} \frac{λ}{N A}

其中 $λ$ 为曝光波长， $N A$ 为数值孔径， $k_{1}$ 为工艺常数。

光刻技术的演进：

技术代	曝光源	波长	最小特征尺寸
g-line	汞灯	436 nm	~0.5 μm
i-line	汞灯	365 nm	~0.35 μm
DUV	KrF 准分子	248 nm	~0.25-0.13 μm
DUV	ArF 准分子	193 nm	~130-65 nm
EUV	极紫外	13.5 nm	< 10 nm

2.2.5 外延生长

外延是在单晶硅衬底上生长一层具有精确掺杂浓度和厚度的单晶硅层。

关键参数：

外延层电阻率：通过掺杂气体流量精确控制
外延层厚度：0.5~20 μm 范围
过渡区宽度：高掺杂衬底→低掺杂外延层之间的过渡区

应用：

双极工艺中：在重掺杂衬底上生长轻掺杂集电区
CMOS 工艺中：在重掺杂衬底上生长轻掺杂阱区

2.2.6 离子注入

离子注入是将掺杂离子加速到高能量（keV~MeV）后直接射入硅片，是现代 IC 工艺的主要掺杂手段。

注入分布（近似高斯分布）：

N (x) = \frac{N _{p e ak}}{2 π Δ R _{p}} exp [- \frac{( x - R _{p} ) ^{2}}{2Δ R _{p}^{2}}]

其中：

$R_{p}$ ：投影射程（由注入能量和质量决定）
$Δ R_{p}$ ：投影射程的标准偏差（纵向离散）
$N_{p e ak} = Φ/ (2 π Δ R_{p})$ ， $Φ$ 为注入剂量

与扩散的对比：

特性	扩散	离子注入
温度	高温（~1000°C）	室温~中温
掺杂分布	erfc/高斯	类高斯
掺杂控制	较差	精确（剂量±1%）
结深控制	$x_{j} \propto D t$	由能量控制
缺点	高温时间长	晶格损伤需退火
掩蔽能力	需要厚氧化层	SiO₂/光刻胶即可

注入损伤与退火：

注入离子与硅原子碰撞产生晶格损伤
退火（~800-1000°C）修复损伤并激活掺杂原子
RTA（快速热退火）可精确控制退火时间和杂质再分布

2.2.7 局部氧化（LOCOS）

LOCOS（LOCal Oxidation of Silicon）是实现器件间隔离的关键工艺：

在硅片上生长薄氧化层 + LPCVD 氮化硅
刻蚀氮化硅定义有源区
在未保护区域进行热氧化，生长厚的场氧化层（~500 nm）
去除氮化硅

鸟嘴效应：氧化层横向生长导致有源区边缘渐变，限制了器件密度的提高。现代工艺多采用 STI（浅槽隔离）替代 LOCOS。

2.2.8 多晶硅沉积

多晶硅通过 LPCVD（低压化学气相沉积，~600°C）在硅片表面沉积。

用途：

MOS 晶体管的栅电极
多晶硅发射极（双极工艺）
多晶硅电阻
互连层

多晶硅可以通过掺杂（扩散或注入）来降低电阻率，也可作为硅化物的基底材料。

工艺参数示例

参数	典型值	说明
扩散温度	900-1200°C	越高扩散越快
离子注入能量	5 keV - 1 MeV	决定结深
注入剂量	10¹¹ - 10¹⁶ cm⁻²	决定掺杂浓度
LPCVD 温度	400-700°C	多晶硅、氮化硅沉积
氧化温度	800-1200°C	湿氧/干氧
最小光刻尺寸	取决于工艺代	先进工艺 < 10 nm

📘 Allen 3e 补充（§2.1 六步基础工艺与 CMP 详细描述）

Allen §2.1 对基础工艺步骤的描述比 Gray §2.2 更现代化，包含了 3e 出版时的先进工艺特征。

六步基础工艺（Allen §2.1 系统分类）：

氧化（Oxidation）：干氧（高质量薄栅氧）vs 湿氧（快速厚氧化）
扩散（Diffusion）：高温下掺杂原子从高浓度区向低浓度区移动，Allen 强调了扩散的温度敏感性和横向扩散问题
离子注入（Ion Implantation）：精确控制掺杂浓度和深度，Allen 给出了注入剂量与结深的典型参数
淀积（Deposition）：LPCVD/PECVD 用于多晶硅、氧化硅、氮化硅薄膜
刻蚀（Etching）：干法刻蚀（各向异性）vs 湿法刻蚀（各向同性），干法刻蚀的关键参数——选择比和各向异性度
CMP（化学机械抛光）：实现全局平面化的关键工艺（3e 强调）

CMP 的独特描述（Allen §2.1 相比 Gray 的特色）：

CMP 是实现多层互连的关键技术（0.35μm 以下不可或缺）
作为平坦化步骤，在 ILD 和金属层间使用
CMP 的不均匀性（边缘 vs 中心）是设计规则中需要考虑的因素

光刻工艺流程（§2.1）：

正光刻胶 vs 负光刻胶的选择：正胶分辨率更高（用于关键层），负胶成本更低
Allen 详细描述了从旋转涂胶→软烘→对准曝光→显影→硬烘→刻蚀→去胶的完整光刻流程
光刻的分辨率极限： $R = k_{1} λ / N A$

来源对比：Gray §2.2 侧重基础工艺原理的理论深度；Allen §2.1 侧重工艺步骤的工程实践视角和现代 CMOS 制造流程，特别强调了 CMP 和多层互连对模拟设计的影响。

📘 Baker 3e 补充（Ch.7 FEOL/BEOL 全流程集成—由 Jeff Jessing 撰写）

Baker §7 由 CMOS 工艺专家 Jeff Jessing 撰写，是全书唯一由合作者贡献的章节，特色在于将单元工艺整合为完整的 FEOL+BEOL 制造流程——这在 Gray/Allen 中仅以步骤列表呈现，缺少流程集成视角。

1. FEOL（前段制程）集成步骤

Baker 的 FEOL 流程（§7.2）分为 10 个模块，每个模块包含工艺条件、截面图和设计含义：

模块	工艺	Baker 独特内容
1. STI（浅槽隔离）	刻蚀沟槽→氧化衬垫→CMP 填平	CMP 平坦化细则（6 页），Gray 未覆盖
2. 双阱注入	高能注入 P-well/N-well + 推进	阱掺杂分布的工艺控制
3. 栅氧化	快速热氧化（RTO）+ 氮化栅氧	等效氧化层厚度 EOT 概念
4. 多晶硅栅	沉积→掺杂→光刻→刻蚀	栅线 CD 控制与刻蚀选择比
5. LDD 注入	轻掺杂源/漏延伸	侧墙 spacer 的 CVD 参数
6. 侧墙（Spacer）	Si₃N₄ 沉积 + 回刻	侧墙宽度与 LDD 长度的关系
7. 源/漏重掺杂	高剂量注入 + RTA 退火	RTA 温度曲线对结深的影响
8. Salicide	Co/Ti 自对准硅化物	接触电阻降低机制
9. PMD + CMP	磷硅玻璃沉积 + CMP 平坦化	层次间隔离
10. 接触孔	钨塞沉积 + CMP	接触电阻与尺寸的关系

2. BEOL（后段制程）集成步骤（§7.3）

层	Baker 独特内容
金属 1（铝/铜）	电迁移 EM 失效机制（Black 方程 $MTTF = A J^{- n} e^{E_{a} / k T}$ ）
IMD（层间介质）	Low-k 介质的 k 值→RC 延迟的定量关系
通孔（Via）	通孔电阻、电流密度限制
钝化层	Si₃N₄ 钝化保护、焊盘开口
后续工艺	晶圆探测（CP 测试）→划片→封装→终测的良率影响

3. Baker 工艺覆盖 vs 其他教材

维度	Baker §7 (Jessing)	Gray §2.2	Allen §2.1
工艺范围	FEOL+BEOL 全流程	基础单元工艺	六步 + CMP
CMP	√ 详细（CMP 平坦化 6 页）	无	√ 提及
电迁移	√ Black 方程	无	无
低 k 介质	√ 与 RC 延迟关系	无	无
封装/终测	√ CP→划片→封装→终测	无	无
工艺流程集成	FEOL 10 模块 + BEOL 6 层	步骤列表	步骤列表

Baker 的工艺覆盖定位：如果 Gray 是”基础工艺原理教科书”，Allen 是”现代 CMOS 流程参考”，那么 Baker 的 Jessing 章节就是**“工艺集成工程师的操作手册”**——从流片角度讲的完整制造流程。对于希望理解工艺步骤之间依赖性（而非孤立步骤）的设计者，Baker §7 是首选。

关联页：Baker CMOS 电路设计版图与仿真深度解析 §7

参考文献

P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 5th ed., Wiley, 2009, §2.2.
P. E. Allen, D. R. Holberg, CMOS Analog Circuit Design, 3rd ed., Oxford, 2012, §2.1.
J. D. Plummer, M. D. Deal, P. B. Griffin, Silicon VLSI Technology, Prentice Hall, 2000.
S. M. Sze, VLSI Technology, 2nd ed., McGraw-Hill, 1988.
S. Wolf, R. N. Tauber, Silicon Processing for the VLSI Era (Vol. 1-4), Lattice Press, 1986-2002.

双向链接

本文链接到

双极IC工艺与器件结构 — 基础工艺构成双极流程
CMOS工艺与器件 — 基础工艺构成 CMOS 流程

链接到本文

双极IC工艺与器件结构 — 需要扩散/外延/注入概念
CMOS工艺与器件 — 需要光刻/氧化/多晶硅概念
BiCMOS技术、HBT与互连 — 需要工艺基础
Gray 模拟集成电路分析与设计深度解析 — 来源导航页
Allen CMOS Analog Circuit Design 深度解析 — §2.1 现代 CMOS 工艺视角

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