ESD保护器件_TVS二极管GGNMOS

ESD保护器件（TVS/二极管/GGNMOS/SCR/LDMOS）

概述

Ch.3 系统阐述标准工艺器件与 ESD 保护器件的 脉冲击穿特性 和 设计方法。核心概念是 “免费”ESD 器件（free ESD device）——仅使用工艺已有掩模层、不增加额外工艺步骤即可实现的 ESD 保护结构。

所有 ESD 器件的行为都可追溯到 Ch.2 的 四种基本电导调制机制。器件设计的核心是在正反馈（snapback 触发）和负反馈（电流限制）之间取得平衡。

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§3.1 集成工艺中的ESD特殊性

DGO CMOS 工艺基础

典型双栅氧（DGO）CMOS 工艺支持六种主要器件：

1. LV NMOS/PMOS — 数字核心（薄栅氧）
2. HV NMOS/PMOS — 接口电路（厚栅氧）
3. NDeMOS/PDeMOS — 扩展电压器件（12-40V）
4. 无源元件：扩散电阻、多晶电容、电感

衬底材料影响

衬底类型	成本	ESD 特性
非外延（高阻）	低	寄生 NPN 基极电阻高，snapback 易触发
外延（p⁺衬底+轻掺杂层）	中	latch-up 间距小，寄生 NPN 特性可控
SOI（埋氧隔离）	高	完全隔离，无 latch-up，热耗散受限

器件隔离

• STI（浅槽隔离）— 现代 CMOS 标准，可形成横向 NPN/SCR
• LOCOS/TFO（厚场氧）— 低成本 HV 工艺，“鸟喙”区域影响 ESD 器件一致性
• DTI（深槽隔离）— SOI 中完全隔离

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§3.2 ESD脉冲条件下的安全工作区（SOA）

脉冲 SOA 与 DC SOA 的差异

ESD 时间域（~100ns）中，器件可承受远高于 DC 条件的电压和电流：

• 热扩散距离 ~1μm ⇒ 等温近似有效
• 失效由 电学机制（雪崩注入）主导，而非热机制

标准器件的脉冲 SOA 限制

每个标准器件（NMOS/PMOS/Diodes/BJT）在 ESD 脉冲下都存在由寄生结构决定的 snapback 限制：

• NMOS：寄生 NPN（源-体-漏）决定 snapback 触发
• PMOS：寄生 PNP（源-Nwell-漏）
• Nwell 二极管：寄生纵向 PNP 限制反向 SOA

从SOA到ESD器件

ESD 器件设计 = 将标准器件的寄生结构 有意利用 并 优化控制：

标准器件 → 识别寄生结构 → 优化触发/保持参数 → "免费"ESD器件
    ↓                       ↓
 脉冲SOA数据         触发电压Vt1 / 保持电压Vh / It2

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§3.3 低压CMOS ESD器件

3.3.1 Snapback NMOS（GGNMOS）

结构：栅接地 NMOS，利用寄生 n-p-n（源→Pwell→漏）

        Source  Gate   Drain
          n+     |      n+
        ┌──┴──┐──┤──┌──┴──┐
    ────┤p+   │     │     ├────
        │Pwell│     │     │
        └─────┘     └─────┘
          ↑            ↑
        emitter    collector
         (n-p-n 寄生BJT)

关键参数：

• 栅长 $L_G$ 控制寄生 NPN 基区长度 → 控制触发/保持电压
• 体接触-源间距 $L_{SWS}$ 控制基极电阻 $R_{PW}$ → 影响触发电流
• 典型触发电压 $V_{t1}\approx B{V}_{DS}$ 约 6-12V（0.18-0.5μm 工艺）

设计要点：

• 多指结构中需镇流电阻防止电流汇聚
• 源极镇流（Source ballasting）优于漏极镇流
• 三阱工艺中 DeepNwell 提供衬底隔离

3.3.2 栅耦合 NMOS（GCNMOS）

在栅极加入 RC 耦合网络，ESD 瞬态时栅极短暂抬升，降低触发电压：

$$C_{couple}\gg C_{GS},{\tau }_{RC}\approx 0.1\text{-}1\mu \text{s}$$

优势：触发电压低于静态击穿电压，保护窗口更宽。 劣势：可能在上电时误触发。

3.3.3 LVTSCR 与 FOXSCR

低压触发 SCR（LVTSCR）：

• 在 NMOS 结构中引入 p⁺ 发射极（Nwell 中），形成 p-n-p-n 结构
• 触发电压低至 3-5V
• 保持电压 $V_h\sim 1\text{-}2\text{V}$（需注意 latch-up 风险）

FOXSCR（场氧 SCR）：

• 利用场氧隔离区形成 SCR 结构
• 更高的触发电压和保持电压
• 适用于较高电压接口

SCR 器件的核心优势：

• 最高单位宽度电流能力（$I_{t2}\sim 10\text{-}50\text{mA/μm}$）
• 极低导通电阻（$R_{on}\sim 0.1\text{-}1\Omega \text{cdotpμm}$）
• 面积效率最高

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§3.4 双极工艺ESD器件

BiCMOS 中的垂直 NPN ESD

• 利用纵向 NPN（发射极→基极→集电区）的 BV_{CEO} 击穿
• 基极-发射极结正向偏置时提供低阻路径
• 集电区-衬底结限制反向 ESD 路径

关键特征

• 垂直 NPN 的 $I_{t2}$ 受发射极面积和集电区掺杂控制
• 基极接触电阻 $R_B$ 控制触发条件（$I_{CR}{R}_B\approx 0.7\text{V}$）
• 纵向电流路径避免表面热效应

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§3.5 高压BCD/扩展电压CMOS ESD器件

HV ESD 器件分类

器件类型	电压范围	工艺	特征
LDMOS	12-100V	BCD	横向漂移区 RESURF
DeMOS	12-40V	DGO CMOS	漏延伸结构
HV 二极管	20-100V	BCD	纵向/横向二极管串
HV SCR	20-80V	BCD	高保持电压 SCR

LDMOS ESD 器件

• 漂移区长度 $L_{drift}$ 控制击穿电压
• RESURF 原理降低表面电场
• 寄生 BJT 触发导致 snapback，$V_{t1}\approx B{V}_{DS}$
• 多指均流为高压 ESD 的挑战

DeMOS（漏延伸 MOS）

• 非自对准结构，对掩模对准敏感
• 栅-漏重叠区域形成轻掺杂漂移区
• 击穿电压 12-40V，适用于电源管理 IC

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§3.6 双向ESD器件

应用场景

需要双向 ESD 保护的应用（如模拟开关、总线接口）：

• 背靠背二极管：结构简单但面积大
• 双向 SCR：紧凑型双向保护
• NPN+PNP 双向结构：利用寄生互补器件

双向 SCR 设计

     Anode1 ↔ Cathode1
        │         │
      ┌─┴─────────┴──┐
      │  n-p-n + p-n-p │  → 对称 I-V
      └──┬─────────┬──┘
         │         │
     Cathode2 ↔ Anode2

• 正反两个方向对称触发特性
• 保持电压需高于电源电压以避免 latch-up
• 典型 $V_{t1}=10\text{-}30\text{V}$，$V_h>V_{DD}$

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§3.7 ESD二极管与无源元件

ESD 二极管

正向偏置二极管是最简单的 ESD 保护元件：

• 正向特性：$V_F\approx 0.7\text{V}$，电流密度 0.1-1 mA/μm
• 反向击穿：利用雪崩击穿提供钳位
• 二极管串：多个二极管串联提高钳位电压

二极管类型	优势	劣势
Nwell/Psub 结	工艺兼容	寄生 PNP 限制
P+/Nwell 结	低电容	击穿电压低
沟槽隔离二极管	高密度	工艺复杂
Schottky	低 V_F	漏电大

薄膜电阻（TFR）ESD 特性

• 工作 DC 电流密度：0.05 mA/μm
• ESD 退化临界功率：~10 mW/μm²
• ESD 最大电流密度：~3 mA/μm
• 设计规则：ESD 残余电流不应超过 DC 电流的 40× : 2 mA/μm

参数	值
临界 snapback 电压	60-155 V（取决于面积）
临界 snapback 电流	6-40 mA
退化临界功率	1-6 W
比临界功率	~10.5 mW/μm²

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关键参数总结

ESD 器件关键指标

V_{t1}$$ — 触发电压（snapback 起始）

V_h$$ — 保持电压

I_{t2}$$ — 二次击穿电流（失效点）

R_{on}$$ — 导通电阻

各类器件典型参数对比

器件类型	$V_{t1}$ (V)	$V_h$ (V)	$I_{t2}$ (mA/μm)	$R_{on}$ (Ω·μm)
GGNMOS (0.18μm)	6-8	4-6	3-8	2-5
LVTSCR	3-5	1-2	10-50	0.1-1
FOXSCR	8-15	2-5	8-20	0.5-2
Diode (FW)	0.7	—	0.1-1	—
NPN (BiCMOS)	6-15	4-10	5-15	1-3
LDMOS (40V)	45-55	10-20	3-10	5-20
双向 SCR	10-30	5-20	5-15	1-5

电流密度极限

$$j_{max,GGNMOS}\approx 3\text{-}8\text{mA/μm}$$ $$j_{max,SCR}\approx 10\text{-}50\text{mA/μm}$$ $$j_{max,Diode}\approx 0.1\text{-}1\text{mA/μm}$$

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设计原则总结

1. “免费”优先：尽可能利用工艺已有结构实现 ESD 器件
2. 正反馈+负反馈平衡：snapback 提供低阻路径，镇流限制电流
3. 多指均流：通过源极镇流/栅耦合/多米诺等技术实现多指均匀导通
4. 触发窗口：$V_{t1}$ 必须高于正常工作电压，低于被保护电路击穿电压
5. 保持电压安全：$V_h$ 必须高于 $V_{DD}$ 以防止 latch-up（SCR 尤为重要）

关联页面

• 本书：ESD Design for Analog Circuits 深度解析
• 前置概念：ESD电导调制机制
• 后续概念：ESD电源钳位电路设计、ESD防护网络设计
• 同级参考：ESD二极管设计（Voldman）、ESD电源钳位网络（Voldman）