CMOS电压参考系统设计与误差分析

本页覆盖 CMOS 电压参考电路从器件物理温度特性、性能表征体系、β-multiplier 带隙基准系统框架到完整误差源分析与修调技术的系统设计链。主要来源为 Kok/Tam《CMOS Voltage References》Ch.1-4，补充了 Gray/Razavi 等教材中未深入涉及的 CMOS 工艺实现细节和系统化误差分析。

---

1. CMOS 工艺中的器件温度特性

1.1 BJT 在 CMOS 中的实现

CMOS 工艺可实现两种寄生 BJT：

特性	Vertical NPN	Vertical PNP
集电极	N+ diffusion（可浮动）	P-substrate（固定接地）
β	高（≥100）	低（5-25）
基极电阻	低（高掺杂 P+ base）	高（N-well）
Cascode	可用	不可用（集电极接地）
推荐度	优先	需大尺寸降低 $R_B$

$V_{BE}(T)$ 完整模型（Eq.1.4，含偏置电流温度依赖）：

$$V_{BE}(T)=V_{G0}\left(1-\frac{T}{T_r}\right)+V_{BE}(T_r)\frac{T}{T_r}-(\rho -\theta )\frac{kT}{q}\ln \frac{T}{T_r}$$

其中 $\rho \approx 1.93$（0.18 μm 工艺），$\theta$ 为偏置电流温度指数（$I_C\propto T^{\theta }$）。

vs Gray §4.7：Gray 使用 $\eta$ 记号，Kok 使用 $\rho$。本质相同：$V_{BE}$ 曲率项 $\propto T\ln T$。

1.2 MOSFET 亚阈值导电的温度特性

亚阈值电流（Eq.1.18-1.19）：

$$I_{D,sub}={\hat{I}}_{D,leak}\cdot S\cdot \exp \left(\frac{V_{GS,sub}}{{\zeta }_n{V}_T}\right),{\zeta }_n=1+\frac{C_{D,n}}{C_{ox,n}}$$

其中 ${\zeta }_n$ 为亚阈值斜率因子（$1\le {\zeta }_n\le 2$），$S=W/L$。

亚阈值差分 $\Delta V_{GS,sub}$（Eq.1.22）— 知识库新增：

$$\Delta V_{GS,sub}^{1,2}=V_{GS1}-V_{GS2}={\zeta }_n{V}_T\ln \left(\frac{I_{D1}}{I_{D2}}\right)$$

这是 PTAT 电压（$\propto V_T$），但精度受 ${\zeta }_n$ 的电压依赖性和 MOSFET mismatch 影响。

vs BJT $\Delta V_{BE}$：BJT $\Delta V_{BE}=V_T\ln (N)$ 无 $\zeta$ 因子 → 精度更高。亚阈值 MOSFET 的 ${\zeta }_n$ 依赖耗尽电容 → 电压依赖 → 难以精确控制。

1.3 MOSFET 饱和区温度特性

$V_{th}$ 温度模型（Eq.1.31-1.32）：

$$V_{th,n}(T)=V_{th,n}(T_r)-{\beta }_{th,n}(T-T_r)$$

CTAT 特性，${\beta }_{th,n}\approx 0.779$ mV/°C（0.18 μm NMOS）。

迁移率温度模型（Eq.1.33）：

$${\mu }_n(T)={\mu }_n(T_r){\left(\frac{T}{T_r}\right)}^{-{\beta }_{\mu n}}$$

CTAT 指数特性。

$V_{GS}$ 双温度特性：

• 亚阈值区：$V_{GS,sub}$ 为 CTAT（Eq.1.38，${\beta }_{gs,sub}$ 正系数）
• 饱和区：$V_{GS,sat}$ 为 PTAT（$\mu$ 和 $V_{th}$ 共同作用）
• Mutual biasing ZTC 点：$V_{GS}$ 在某偏置点 TC = 0（$\mu$ 和 $V_{th}$ 互补偿），但难以稳定偏置

1.4 MOSFET 热特性汇总

参数	温度特性	表达式	备注
$V_{th}$	CTAT（线性）	$-{\beta }_{th}(T-T_r)$	0.779 mV/°C
$\mu$	CTAT（指数）	$(T/T_r{)}^{-{\beta }_{\mu }}$	高阶
$g_m$	CTAT（高阶）	复合 $V_{th}$+$\mu$	几何偏差敏感
$V_{GS,sub}$	CTAT（线性）	$-{\beta }_{gs,sub}(T-T_r)$	亚阈值
$V_{GS,sat}$	PTAT	复合效应	饱和区
$V_{BE}$	CTAT（近似线性）	$\approx -1.73$ mV/°C	NPN
$\Delta V_{BE}$	PTAT（线性）	$V_T\ln (N)$	面积比 N

---

2. 电阻选择与温度/电压系数

CMOS 工艺中电阻的完整温度模型（Eq.1.40）：

$$R(T)=R_{sheet}\left[1+T_{CR1}(T-T_r)+T_{CR2}(T-T_r{)}^2+\cdots \right]$$

电阻类型	$R_{sheet}$ (Ω/□)	$TC{R}_1$ (ppm/°C)	适用性
Non-silicide P+ poly	319	-163	最佳
Non-silicide N+ poly	290	-1350	高 TC
High-R poly	1030	-852	面积小但 TC 大
N-well	890	2730	TC 过大
Metal	0.078	3600	面积过大

关键选择：Non-silicide P+ poly 电阻 $TC{R}_1$ 最小（-163 ppm/°C），是电压参考的首选。

---

3. 器件匹配统计模型

3.1 随机误差（Pelgrom 模型）

单元器件参数：$R=R_0(1+ϵ)$，$ϵ\sim N(0,\sigma )$。

$M$ 单元并联精度提升（Eq.1.42）：

$$R_{parallel}\approx \frac{R_0}{M}\left(1+\frac{{ϵ}_1+{ϵ}_2+\cdots +{ϵ}_M}{M}\right)$$

标准差从 $\sigma$ 降低到 $\sigma /\sqrt{M}$。串并联组合可同时获得目标电阻值和精度提升。

3.2 梯度误差（Systematic Variation）

• Centro-symmetric layout：对称消除线性梯度
• Inter-digit layout：交叉排列消除单方向梯度
• Dummy element：边缘放置消除 end-effect
• Guard ring：隔离衬底噪声

vs 其他教材：Gray 仅简述 Pelgrom 模型；Kok 给出了串并联单元的统计推导和 centro-symmetric/inter-digit 组合的 Layout 实践。

---

4. 电压参考性能指标体系

指标	定义	设计目标
Line Regulation	$\Delta V_{REF}/\Delta V_{IN}$	< 1 mV/V
TC	$(1/V_{REF})(\Delta V_{REF}/\Delta T)$	< 50 ppm/°C
PSRR	$20\log \Vert V_{ripple,in}/V_{ripple,out}\Vert$	> 60 dB
$I_q$	静态功耗电流	< 100 μA
Output Noise	$\sqrt{\overline{V_{\eta }^2}}$	< 10 μV RMS

---

5. Opamp-based β-Multiplier 带隙基准框架

Kok 的核心参考电路框架（Ch.3）：

基本结构：运放 + β-multiplier 电流镜 + BJT 对 + 电阻网络

• 运放：强制 $V_1=V_2$（虚短），产生 PTAT 电流 $I_{PTAT}=\Delta V_{BE}/R_1$
• Drain voltage equalization：消除电流镜 $V_{DS}$ 不匹配
• 输出：$V_{REF}=V_{BE}+K\cdot \Delta V_{BE}$，$K$ 由电阻比决定

关键子模块：

• 运算放大器（§3.3.1）：offset/gain/PSRR 直接影响基准精度
• 电流镜（§3.3.2）：匹配度决定 PTAT 电流精度
• 启动电路（§3.3.3）：避免零电流稳态
• 电阻网络（§3.3.4）：比值精度 + TC 影响
• BJT（§3.3.5）：面积比 N + 基极电阻

---

6. 误差源系统分析

6.1 非理想运放（§4.1）

Input Offset Voltage $V_{OS}$：

• 直接叠加到 $\Delta V_{BE}$ → PTAT 电流误差
• $V_{REF}$ 误差 $\propto V_{OS}\times (1+R_2/R_1)$

有限增益与 PSRR：

• 有限开环增益 → 虚短不完美 → 系统误差
• 有限 PSRR → 电源纹波耦合到运放输出

噪声：运放噪声直接加到 $V_{REF}$ 输出

6.2 电流镜失配（§4.2）

Channel Length Modulation：

• $\lambda$ 效应使镜像电流比偏离理想值
• 补偿方案：增大 $L$ / cascode 电流镜

Cascode 电流镜（§4.2.2）：

• $R_{out}\approx g_m{r}_o^2$ → 极大提升输出阻抗
• 代价：额外电压裕度消耗

6.3 BJT 偏差（§4.3）

偏差源	影响	缓解方法
Size variation	面积比 N 偏差 → $\Delta V_{BE}$ 误差	大尺寸 + 匹配 layout
Series base resistance $R_B$	$V_{BE}$ 附加 $I_B{R}_B$ 压降	高 β BJT（NPN）
β variation	$I_C/I_B$ 比变化 → 电流镜误差	高 β + Darlington

6.4 电阻偏差（§4.4）

• 绝对值偏差大（±20%）→ 但比值匹配好（±0.5%）
• 电压参考利用比值而非绝对值
• TC 影响通过 matched resistor pair 部分抵消

6.5 电源变化（§4.5）

Pre-Regulation（§4.5.1）：

• 用辅助稳压器为带隙核心供电
• 带隙核心看到的 $V_{DD}$ 变化被衰减 → line regulation 提升

6.6 输出负载与噪声（§4.6-4.7）

• 输出负载变化 → buffer 隔离
• 输出噪声：运放 + BJT + 电阻热噪声 + 闪烁噪声的综合

---

7. Trimming 技术

7.1 Linked Fuse Resistor Trimming（§4.8.1）

• 熔断丝（fuse）串联储存电阻
• 编程时选择性熔断 fuse → 改变有效电阻值
• 一次性编程（OTP），不可逆

7.2 Resistor Trimming Circuit Analysis（§4.8.2）

• 修调分辨率 = $R_{LSB}/R_{total}$
• N-bit trimming → $2^N$ 个电阻值
• 需平衡分辨率 vs 面积 vs 复杂度

7.3 Modulated Trimming（§4.8.3）

• 利用 PWM 或 ΣΔ 调制等效修调电阻
• 数字控制 → 可编程、可逆
• 代价：开关噪声 + 面积

7.4 Voltage Domain Trimming（§4.8.4）

• 在电压域修调：调整 $V_{REF}$ 的分压比
• 适合 $V_{REF}$ 最终值的微调

7.5 Current Domain Trimming（§4.8.5）

• 在电流域修调：调整 PTAT/CTAT 电流的权重
• 适合带隙核心的 $K$ 系数修调

vs Rincon-Mora trimming：Rincon-Mora 采用 IV-mode 模拟 trimming（调 $R_{trim}$ + 曲率参数）。Kok 系统化了 5 种 trimming 技术，含 modulated（数字）和 V/I domain 分离修调。

---

跨来源对比

维度	Gray §4.7	Sansen §16	Kok（本页）
MOSFET 温度特性	不涉及	不涉及	亚阈值/饱和/ZTC 完整分析
β-multiplier 框架	Brokaw cell	基础 CMOS	完整 + drain equalization + Layout
误差源分析	不涉及	不涉及	6 大类系统化
Trimming	不涉及	不涉及	5 种技术
电阻选择	不涉及	不涉及	7 种类型 TC 对比
器件匹配统计	Pelgrom 简述	不涉及	串并联推导 + layout 实践

---

双向链接

本文链接到

• 偏置电路与电流基准 — 带隙基准基础
• 低压曲率校正带隙基准 — Rincon-Mora 曲率校正
• 温度补偿与亚1V基准设计技术 — 高级补偿与亚 1V

链接到本页

• Kok CMOS Voltage References 深度解析 — 来源页

相关实体

• Chi-Wah Kok — 第一作者
• Wing-Shan Tam — 合著者