基准Trim封装应力与表征

基准电路出厂精度的最后一公里：工艺离散靠 trim 修调，封装应力引入不可仿真的偏移，表征方法学决定测得数据的可信度。本页基于 Rincon-Mora《Voltage References》Ch.5 及附录 A.5/B.5/C.5，覆盖 trim 网络设计（range/位数/三种技术）、package shift 定量模型与缓解、系统噪声环境对策、以及 TC/line regulation/PSR/噪声的完整测量规程。

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Considering the System and the Working Environment（Ch.5 定位）

Ch.5 收束全书：前三章解决”电路本身”的温度不变性，本章处理”电路之外的现实世界”——工艺离散（trim）、封装应力（package shift）、系统噪声环境（§5.3）与表征方法学（§5.4），即可商品化精密基准的最后一公里。

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1. Trim 网络设计（§5.1）

1.1 TC 匹配原则（核心）

trim 电压的温度系数必须与被修调误差的温度系数一致。Bandgap 的随机误差以线性（PTAT）为主（非线性校正分量幅值本身较小），因此 trim 电压必须是 PTAT 的。若用非 PTAT 的修调电压修二阶基准，等于引入新的非线性误差——“a second-order reference circuit is rendered useless”。

1.2 单温度点修调原理

线性误差在单一温度点（通常室温）修调即可全温区消除（Eq.5.1–5.2）：

$$V_{ref}=V_{ref-i}\pm V_{error-T_r}\mp V_{trim-T_r}\approx V_{ref-i}+(\pm e_{linear}\mp k_{trim})T{|}_{T_r}\text{\hspace{1em}(5.2)}$$

物理依据：0 K 时 PTAT 与非线性分量均为零、$V_{BE}=V_{go}$（工艺常数），故线性误差被完全确定于任一点。高阶误差显著时需多温度点修调（Appendix A.5 的 9 步混合模修调算法：全温区采集 $V_{ref}/V_a/V_b$ → 三电流分量外推 → A/C 系数迭代优化）。

1.3 位数与范围设计

$$V_{LSB}\le \frac{V_{\pm \%\text{accuracy}}{V}_{ref}}{K_c},\#\text{Bits}\ge \frac{\ln (V_{FS}/V_{LSB}+1)}{\ln 2}\text{\hspace{1em}(5.3, 5.4)}$$

• 舒适系数 $K_c\ge 2$：平衡成本与性能；trim 后若偏离”最佳 TC 中心电压”，TC 会劣化
• 典型初始容差 ±2–3.5%；标称值对应半满量程码（10000…），或用 MSB 作极性位
• 封装偏移（<±6 mV）若已充分表征，可在 wafer 级 trim 中预先扣除；post-package trim 对 package shift 更有效

1.4 三种修调技术（Table 5.1）

Zener Zap 与其他修调手段

技术	常态	动作	IC 应力	成本	特点
Zener zap	常开	200–300 mA 大电流熔穿 pn 结成短路	高	低	高度可靠、长期稳定
Fusible link	常闭	5–6 V 熔断开路（铝/多晶硅）	中	低	侵入性低于 zener zap；防金属再生
Laser trim	常闭	激光切金属连接或直接改薄膜电阻形状（L 形切槽）	低	高	唯一连续可调（非数字化），不受 LSB 限制

Design Example 5.1 要点（二阶 Brokaw + 熔丝，±5% → ±2%）：

• $V_{LSB}=12$ mV → $R_{LSB}\approx 1.2$ kΩ，4 bit 二进制加权
• $R_2$ 不可作为可变电阻（其电流含非线性分量，trim 电压会失去 PTAT 性）
• 熔丝经反相器+MOS 开关数字缓冲（熔丝熔断电流几十 mA，直接连会损伤电阻）；开关 $R_{DS-on}\le 0.25R_{LSB}$，W/L 取计算最小值 2 倍（工艺温度变化 ±100%）
• 独立 trim ground 焊盘 + 串联保护二极管，大电流不经芯片地；粗金属线降阻并满足电流密度要求

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2. Package Shift 效应（§5.2 + Appendix B.5）

2.1 物理机制（Appendix B.5：Stress Effects in Junction Diodes）

塑封机械应力改变半导体能带结构 → 少子浓度升高（$p_n/p_{no}=\gamma (\epsilon )\ge 1$）→ 饱和电流增大 $I_s\approx I_{so}\gamma (\epsilon )$ → 基准电压下降：

$$\Delta V_{BG}\approx V_T\ln \frac{I_{s1o}}{I_{s1}}=-V_T\ln [\gamma (\epsilon )]\text{\hspace{1em}(5.5)}$$

均匀应力场 + 良好匹配版图时，面积比 $N$ 与电阻比不变，偏移只落在 $V_{BE}$ 上（Eq. B.5.9–B.5.11）。典型值：室温 −3~−5 mV。

2.2 温度特性（Appendix B.5：Stress Effects on the Bandgap Reference Voltage）

应力正比于与塑模温度 $T_{sp}\approx 175$ °C 的温差：$\epsilon \propto s\propto (T_{sp}-T)$，叠加 $\gamma$ 的指数近似，package shift 呈抛物线型正 TC（Eq. B.5.13）。实测平均 TC ≈ 0.044 mV/°C（σ ≈ 0.012），封装后基准整体 TC 变得更正。

2.3 应力来源与缓解（Appendix B.5：Temperature Effects on the Bandgap’s Package Shift）

• 两大来源：die attach（铜引线框架与硅热膨胀系数差异致拉伸应力）与塑封（175 °C 模压，横向压应力主导，中心最大；硅石 filler 造成随机局部应力场）
• 缓解措施：电路布置于 die 中心（压应力均匀、剪切应力在边角最大且随机）；planarization 改善 16–18%；再加 15 μm 机械顺应层（“sandwich layer”）再改善 ~35%
• 关键结论：最佳 TC 对应的”魔法基准电压”必须在封装后确定，封装偏移 TC 应纳入补偿定标

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3. 系统相关问题（§5.3）

• 低压低静态电流环境禁用射随/源随、Darlington、cascode、二极管连接电平移位等电压开销技术；电路拓扑应最小化电流敏感路径
• 瞬态噪声可把基准瞬间推回零电流简并态 → startup 必须足够快（PWM 控制器的衬底噪声是典型场景）
• Kickback 噪声：噪声经比较器/运放差分输入对的 $C_{be}/C_{gs}$ 回灌到基准；缓解靠基准对地旁路电容 + regulated 输出的闭环带宽（反应速度决定峰峰偏差；加大旁路电容会牺牲相位裕度）
• 版图：远离噪声源与热源（功率管），参考信号走线绕开开关节点
• Design Example 5.2：±5%、40 dB PSR@1kHz 电池应用 → 一阶 + pseudo-supply + regulated 电压模输出 + 免 trim（初始 ±2–3.5% 已在预算内）的完整架构决策链

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4. 表征方法学（§5.4）

4.1 通用规程

• 测量系统精度须优于被测电路 3–4 倍（10 mV 分辨率测不了 1% 的 1.2 V 基准）
• 高输出阻抗基准需缓冲隔离；buffer 不得引入负载电流或未计入的失调；chopper buffer 注意时钟噪声
• 全部规格须经统计验证（大样本落在参数窗内才算有效）

4.2 TC 测量

• 温箱/热流中逐点测量；PCB 与偏置元件须耐受温度极值，偏置电压全温区稳定
• Soak time 迭代确定：逐步加长直至同一温度点读数不再变化
• 热滞回：升/降温双向扫描比较；soak 不足会产生伪滞回；真滞回时总漂移取升、降双向极值包络
• 必须在封装后测量（含机械应力效应）

4.3 Line Regulation 与 Startup

• 每个电压设置点驻留时间 ≥ 带宽决定的最短时间（Appendix C.5：单极点模型，$t\approx 2.3/(2\pi f_{BW})$，20 kHz 带宽 → 20 μs）
• 电源必须从高到低扫描：从零升压会经历 startup 延迟污染数据；startup 鲁棒性测试则反向（从零升压 + 阶跃上电序列）

4.4 PSR 测量

正弦波叠加在输入电源上，测基准处的响应幅值（$\Delta V_{in}/\Delta V_{ref}$），扫频得 PSR 曲线。分辨率不足时级联已标定的宽带增益级（Eq.5.7）：

$$PS{R}_{dB}=20{\log }_{10}\frac{0.25{\text{ V}}_{p-p}}{14{\text{ mV}}_{p-p}}+20\text{ dB}=45\text{ dB}$$

4.5 输出噪声测量

先表征测量系统自身噪声与增益，再用平方和分解（Eq.5.8–5.9）：

$$V_{DUT}^{\ast }=\sqrt{V_{total}^{\ast 2}-V_{system}^{\ast 2}}$$

系统噪声应比 DUT 低一个数量级（总噪声变化 <10% 时系统噪声占比过大）。负载电容决定噪声带宽——更大输出电容 → 更低 RMS 噪声。

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5. 与已有知识的关联

对比	关系
CMOS电压参考系统设计与误差分析（Kok）	Kok 覆盖 5 种 trimming 技术（含 laser zener zapping 对比）与测试基础；本页独有 package shift 定量模型（Eq.5.5、抛物线 TC）、soak time/热滞回规程、PSR 增益级测量法
精密基准误差分析与输出级设计	trim 范围设计的输入即该页误差预算（±2.1% 初始容差 ↔ Example 4.1）
失调消除技术	宏观对照：运放失调用 auto-zero/chopping 动态消除；基准偏移用一次性 fuse/zap 修调

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双向链接

本文链接到

• 精密基准误差分析与输出级设计 — trim 目标与误差预算来源
• 低压曲率校正带隙基准 — 被修调对象（二阶基准）
• 偏置电路与电流基准 — startup 与零电流简并态

链接到本页

• Rincon-Mora Voltage References 深度解析 — 来源页（Ch.5）

相关实体

• Gabriel Rincon-Mora — 作者
• Chi-Wah Kok — trimming 技术对比来源