数字 PLL 传递函数与稳定性

数字 PLL（DPLL）将模拟 PLL 中的相位检测、环路滤波和振荡器替换为数字域实现，引入了采样、量化和有限字长效应。由于存在采样保持操作，DPLL 在数学上用 z-变换描述，其稳定性条件与模拟 PLL 有本质不同。基于 Gardner Phaselock Techniques Ch.4 提炼。

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前后关系

前置知识：

• PLL基本结构与传递函数 — 模拟 PLL 传递函数基础
• PLL图形化分析与稳定性判据 — 根轨迹/Bode 稳定判据
• z-变换基础知识

本书内部链条：

• Ch.4（本文）→ 数字采样锁相环（Ch.13）— 更深入的数字 PLL 专题（量化/非线性/NCO 细节）
• ← Ch.2-3（基础方法）— 传递函数和图形分析方法推广到 z-域

外部关联：

• Wireline系统中Jitter与CDR — CDR 的数字实现常采用 DPLL 架构

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原理介绍

DPLL 基本配置

θ_i ──→[(采样)PD] ─→ [数字LF] ─→ [NCO] ──→ θ_o
              ↑                      |
              └──────────────────────┘

• 数字 PD：输出数字相位误差 u_d[n]，增益 κ_d（rad⁻¹ 或 cycle⁻¹）
• 数字 LF：累加器或 P+I 数字滤波器，传递函数 F(z)
• NCO（数控振荡器）：累加相位字，增益 κ_o（rad/位）

差分方程与 z-变换

对 NCO：${\theta }_o[n+1]={\theta }_o[n]+{\kappa }_o{u}_c[n]$

z-变换：${\theta }_o(z)=\frac{{\kappa }_o}{z-1}{U}_c(z)$

其中 κ_o 是 NCO 的频率控制增益（rad/数字码）。

环路滤波器传递函数

比例+积分（P+I）：

$$F(z)={\kappa }_1+\frac{{\kappa }_2}{1-z^{-1}}=\frac{({\kappa }_1+{\kappa }_2)-{\kappa }_1{z}^{-1}}{1-z^{-1}}$$

环路传递函数

开环传递函数：

$$G(z)=\frac{{\theta }_o(z)}{{\theta }_e(z)}=\frac{{\kappa }_d{\kappa }_{o}F(z)}{z-1}$$

闭环传递函数：

$$H(z)=\frac{{\theta }_o(z)}{{\theta }_i(z)}=\frac{G(z)}{1+G(z)}=\frac{{\kappa }_d{\kappa }_{o}F(z)}{z-1+{\kappa }_d{\kappa }_{o}F(z)}$$

误差传递函数：

$$E(z)=\frac{{\theta }_e(z)}{{\theta }_i(z)}=\frac{1}{1+G(z)}=\frac{z-1}{z-1+{\kappa }_d{\kappa }_{o}F(z)}$$

数字环路增益

$$\kappa ={\kappa }_d{\kappa }_o{\kappa }_1\text{(dimensionless)}$$

注意：数字环路增益 无量纲（而模拟 K 有 rad/sec 量纲）。

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DPLL 稳定性

Type 1 DPLL

F(z)=1 时：

$$H(z)=\frac{{\kappa }_d{\kappa }_o}{z-1+{\kappa }_d{\kappa }_o}$$

特征根 $z=1-{\kappa }_d{\kappa }_o$。

稳定条件：$|1-{\kappa }_d{\kappa }_o|<1$ → $0<{\kappa }_d{\kappa }_o<2$

Type 2 DPLL

使用 P+I 滤波：

$$F(z)={\kappa }_1+\frac{{\kappa }_2}{1-z^{-1}}$$

特征方程：$z^2-(2-\kappa )z+(1-\kappa +{\kappa }_2{\kappa }_d{\kappa }_o)=0$

精确稳定边界（Gardner §4.2，D 为环路总延迟采样数）：

• D=1（无额外延迟）：稳定要求 $\kappa <\frac{4}{2-{\kappa }_2}$（此处 ${\kappa }_2$ 为归一化积分增益）；${\kappa }_2\to 0$ 时退化为 $\kappa <2$
• 任意延迟 D 的通用必要条件：${\kappa }_2<1/D$ —— 积分增益上限随延迟反比缩小
• 延迟每增加一个采样，可用增益范围显著压缩：额外滤波（IIR/FIR）引入的延迟是数字环失稳的首要原因

与模拟环的本质区别：模拟二阶 type 2 PLL 无条件稳定（任意 K 均稳定）；数字环增益过大即穿越单位圆失稳——这是 DPLL 设计必须首先检查的约束。

Type 3 DPLL

含两个积分器 + VCO 自身积分 = 三个 z=1 极点。

条件稳定：低 κ 时右半平面，需确保 κ 足够大且不超出稳定上限。

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DPLL 根轨迹

z-平面根轨迹规则与 s-平面类似，但稳定判据为 |z| < 1。

Type 1 DPLL（Gardner Fig. 4.1）

• 开环极点：z=1（VCO 积分）
• 开环零点：无
• 根轨迹：从 z=1 沿负实轴→-∞，κ=2 时到达 z=-1（稳定边界）

Type 2 DPLL（Gardner Fig. 4.2-4.3）

• 开环极点：z=1（VCO）和 z=1（LF 积分）
• 开环零点：z = κ₁/(κ₁+κ₂)（位于 0~1 之间）
• 轨迹特征：随 κ 增大，极点从 z=1 出发 → 相遇后变为共轭复数 → 穿越单位圆（κ > κ_max）→ 不稳定
• κ 适中时与模拟 PLL 行为相似；κ 过大时不稳定（数字 PLL 特有）

Type 3 DPLL（Gardner Fig. 4.4）

• 三极点 z=1（1 个 VCO + 2 个数字积分器）
• 两零点在实轴（0 到 1 之间）
• 结构类似模拟 Type 3 但 z-域条件稳定

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Bode 图与 Nichols 图

Bode 图基础（数字域）

频率响应：$G(e^{j\psi })$, $\psi =\omega t_s=2\pi f/f_s$

在低频（$\psi \ll 1$）：$z\approx 1+s{t}_s$，数字 PLL 近似为连续 PLL

稳定判据

• 增益交叉频率 ψ_gc：$|G(e^{j{\psi }_{gc}})|=1$
• Bode 稳定判据：在 Arg[G(e^{jψ_gc})] > -180°（即 PM > 0）时稳定
• 注意：z-域 Bode 稳定性需谨慎，附加采样延迟修正

数字 PLL Bode 图示例（Gardner Fig. 4.6-4.8）

• 理想二阶 DPLL（含采样延迟）：PM 相比模拟环减小
• 延迟增加（如额外低通滤波）→ PM 恶化 → 稳定性降低
• 大 κ 时高频出现 aliasing 混叠效应

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时域连续近似

当 ${\omega }_{gc}\ll {\omega }_s$（即 $K\ll f_s$）时，DPLL 可近似为连续 PLL：

$$z-1\approx s{t}_s,G(z)\approx \frac{\kappa }{s{t}_s}F(s)$$

其中 $\kappa ={\kappa }_d{\kappa }_o{\kappa }_1$，$t_s=1/f_s$。

近似适用条件：$K/f_s<0.1$（即采样频率至少 10× 环路带宽）

在此近似下，DPLL 的数字参数可直接映射到模拟环的 ${\omega }_n$/$\zeta$（Gardner §4.5）：

$${\omega }_n\leftrightarrow \frac{\sqrt{\kappa {\kappa }_2}}{t_s},\zeta \leftrightarrow \frac{1}{2}\sqrt{\frac{\kappa }{{\kappa }_2}}$$

设计流程因此与模拟环一致：先按目标 ζ（通常 0.707）定 $\kappa /{\kappa }_2$ 比值，再按目标 ωn 定 $\kappa {\kappa }_2$ 乘积，最后用 §稳定性 的精确边界校验裕度。

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环路中的低通滤波器

IIR 低通滤波

一阶 IIR 滤波器在 DPLL 中增加极点：

$$F_{iir}(z)=\frac{1-\alpha }{1-\alpha z^{-1}}$$

加入后环路阶数 +1，新极点 z=α。

示例（Gardner Fig. 4.10）：α=0.8 时 PM 从 60° 降至约 35°

FIR 低通滤波

$$F_{fir}(z)=\frac{1}{M}\sum _{k=0}^{M-1}{z}^{-k}=\frac{1-z^{-M}}{M(1-z^{-1})}$$

• 产生 M-1 个零点在单位圆上等间距分布
• 延迟 M/2 个采样，减少 PM
• 可用于抑制 PD 高频纹波

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参考文献

1. Gardner, F. M. (2005). Phaselock Techniques (3rd ed.), Ch.4 + App.4A. John Wiley & Sons.
2. Meyr, H., & Ascheid, G. (1990). Synchronization in Digital Systems. Wiley. [DPLL 深入分析]
3. Best, R. E. (2003). Phase-Locked Loops (5th ed.). McGraw-Hill. [DPLL 实际设计]

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相关页面

• PLL基本结构与传递函数 — 模拟 PLL 基础
• PLL图形化分析与稳定性判据 — 图形分析一般方法
• 数字采样锁相环 — DPLL 深入（量化/非线性/NCO 设计）
• PLL锁相捕获过程 — DPLL 获取行为
• PLL频率合成器 — 分数-N 频率合成器中使用 DPLL
• Wireline系统中Jitter与CDR — DPLL 在 CDR 中的应用
• Gardner Phaselock Techniques 深度解析

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📘 Baker 3e 补充（Ch.19 DPLL 的 CMOS 电路实现——PFD/电荷泵/VCO）

Baker Ch.19 对 DPLL 的独特贡献在于将 z 域传递函数映射到实际 CMOS 电路模块，帮助理解 Gardner 的抽象模型如何在硅上实现。

1. PFD + 电荷泵的理论模型 vs 实际电路（Ch.19）

理论模型（Gardner）	CMOS 实现（Baker）	对应关系
相位检测增益 $K_d$	XOR 门/PFD 电荷泵增益	$K_d=I_{CP}/(2\pi )$
环路滤波器 $F(s)$	电荷泵 + 滤波器 RC 阻抗	$Z_{LF}(s)=(s{R}_2{C}_1+1)/(s(C_1+C_2)(s{R}_2{C}_1{C}_2/(C_1+C_2)+1))$
VCO 增益 $K_o$	电流饥饿型 VCO 调谐曲线	$K_o=\pi \cdot (V_{DD}-V_{TH})\cdot I_{ctrl}/V_{ctrl}$
采样保持	数字 PD 的有限时间分辨率	死区导致的相位噪声

2. 电荷泵 PLL 的 SPICE 验证

Baker 提供了完整的电荷泵 PLL SPICE 网表和瞬态仿真：

• 锁定过程仿真：从初始频率差到锁定，显示控制电压 $V_{ctrl}$ 逐步收敛
• 参考杂散：电荷泵失配（上/下拉电流不匹配）在输出频谱中产生的参考毛刺
• 锁定时间：不同环路带宽下的锁定时间差异

3. DPLL 的版图考虑

• VCO 隔离：VCO 对电源噪声最敏感——需要独立的电源/地和保护环
• 电荷泵匹配：上拉/下拉电流源的版图匹配（叉指/共质心）减少参考杂散
• 数字耦合：数字电路（PFD/分频器）通过衬底耦合干扰 VCO——使用深 N 阱隔离

Baker 的 DPLL 实现 vs Gardner 的分析：Gardner §4 提供 DPLL 的 z 域传递函数、根轨迹、稳定边界的系统数学分析；Baker Ch.19 回答了”这些抽象模块在硅上长什么样”的问题——给出 PFD 的门级电路、VCO 的电流源拓扑、电荷泵的电流镜实现。对电路设计者，Baker 是 Gardner 理论分析的必要补充。

关联页：Baker CMOS 电路设计版图与仿真 深度解析 §19