非理想CT-ΔΣ调制器

连续时间 ΔΣ 调制器（CT-ΔΣ）在实际实现中受到多种非理想效应的影响，包括时钟抖动（Jitter）、过量环路延迟（ELD）、有限增益带宽积（GBW）、DAC 非理想性等。这些非理想效应会降低调制器的性能，需要在设计中加以考虑和补偿。

主要非理想效应

1. 时钟抖动（Clock Jitter）

时钟抖动是 CT-ΔΣ 调制器中最关键的非理想效应之一：

反馈 DAC 脉冲宽度调制：抖动导致 DAC 脉冲宽度变化，引入噪声
NRZ DAC 对抖动更敏感：相比 RZ DAC，NRZ 在抖动下的噪声更大
抖动噪声频谱：白色抖动导致白噪声基底升高
缓解方法：使用 SC 反馈 DAC、FIR DAC、或时钟整形技术

2. 过量环路延迟（Excess Loop Delay, ELD）

实际电路中比较器和 DAC 的延迟导致反馈信号滞后：

量化器延迟：从采样到输出结果的延迟
DAC 建立延迟：DAC 从切换到稳定的时间
影响：降低相位裕度，可能导致不稳定
补偿方法：
- 增加额外反馈路径直接补偿 ELD
- 调整环路滤波器系数
- 使用预测型量化器

3. 有限 GBW 与有限 SR

运放的非理想频率响应影响环路滤波器：

有限 GBW：引入额外极点，降低相位裕度
有限 SR：大信号时产生非线性失真
建立时间：不完全建立导致残留误差
设计考量：通常要求运放 GBW 为采样频率的 3-5 倍以上

4. DAC 非理想性

DAC 失配：单位电流源失配引入谐波失真
DAC 非线性：积分非线性（INL）和差分非线性（DNL）
DAC 建立瞬态：开关瞬态的过冲/下冲
缓解方法：DEM（动态元件匹配）、校准

5. 热噪声

kT/C 噪声：环路滤波器中的电阻和电容热噪声
运放噪声：输入级闪烁噪声和白噪声
比较器噪声：影响量化决策

非理想效应的性能退化

非理想效应	主要影响	典型退化程度
时钟抖动	SNR 降低	每增加 1 ps rms 抖动，SNR 可能下降 3-10 dB
过量环路延迟	稳定性恶化	超过一个采样周期可能导致不稳定
有限 GBW	额外极点、SNR 下降	GBW < 3f_s 时退化显著
DAC 失配	谐波失真	1% 失配导致 SFDR < 60 dB
热噪声	噪声基底升高	限制最大可达 SNR

仿真与建模

CT-ΔΣ 调制器的非理想行为建模通常使用：

Simulink/Verilog-A 行为模型：快速系统级仿真
SPICE 瞬态仿真：精确晶体管级验证
参数扫描：对不同非理想效应进行预算分配

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📙 Rosa 补充（Ch.4 CT-ΣΔM 非理想效应总览）

Rosa《Sigma-Delta Converters》Ch.4 对 CT-ΣΔM 非理想效应给出了更系统化的分类和定量分析。

非理想效应系统分类表（§4.1-§4.8）

非理想效应	Rosa 章节	关键参数	Rosa 特有分析
有限 DC 增益	§4.2	$A_{D C}$	泄漏因子 $ϵ_{g} = 1/ A_{D C}$ 对 NTF 的统一影响
RC 时间常数偏差	§4.3	$Δ RC / RC$	NTF 极点/零点偏移的灵敏度分析
有限 GBW/SR	§4.4	$f_{T}$ , $SR$	CT 积分器动力学限制的非线性失真
前端积分器非线性	§4.5	$HD_{3}$	OTA 非线性 + DAC ISI 的统一分析
DAC 噪声	§4.6	脉冲形状	NRZ/SC DAC 各自噪声特性对比
时钟抖动	§4.7	$σ_{t}$	RZ/NRZ/SC DAC 抖动灵敏度对比
ELD	§4.8	$t_{d}$	直观分析 + IIT 分析 + 替代补偿
亚稳态	§4.9	$τ = C / g_{m}$	电路级分析与半周期延迟缓解

差异定位：本页已有基于 Pavan 的定性分类；Rosa Ch.4 增加了 系统化的定量分析框架和 各效应对 IBN/SNR 的统一影响公式。