高阶 SC 调制器与多 bit 量化及高级电路技术

涵盖章节：§7.12–§7.19，书页 199–221 前后关系：在完成 SCMOD2 设计后，本节扩展讨论更高性能需求下的架构和电路技术：高阶调制器、多 bit 量化、先进开关、双采样、增益增强技术及详细的 SC 噪声分析。

前后关系

上游：SCΔΣ调制器的电容尺寸与放大器设计（§7.4-7.7）的电容/运放设计方法在此推广到高阶
上游：SCΔΣ调制器的开关比较器时钟与全系统调试（§7.8-7.11）中的开关问题引出 §7.14 自举开关
上游：高阶ΔΣ调制器NTF系统化设计（Ch.4）提供高阶 NTF 和拓扑选择
下游：CT-ΔΣ调制（Ch.8）的结构对比
交叉：MASH级联ΔΣ调制器原理（Ch.5）也可与多 bit 量化技术结合

原理介绍

§7.12 高阶调制器

四阶 CRFB 系统（图 7.54-7.55）：

v [n] x_{1} [n + 1] x_{2} [n + 1] x_{3} [n + 1] x_{4} [n + 1] = Q (x_{4} [n]) = x_{1} [n] - a_{1} v [n] + b_{1} u [n] - g_{1} x_{2} [n] = x_{2} [n] - a_{2} v [n] + c_{1} x_{1} [n + 1] = x_{3} [n] - a_{3} v [n] + c_{2} x_{2} [n] - g_{2} x_{4} [n] = x_{4} [n] - a_{4} v [n] + c_{3} x_{3} [n + 1]

特点：

偶数积分器（ $x_{2}, x_{4}$ ）在 $ϕ_{1}$ 更新，奇数积分器（ $x_{1}, x_{3}$ ）在 $ϕ_{2}$ 更新
每个放大器独立建立，无串联建立需求
架构与二阶类似，可直接推广

电容尺寸优化（§7.12.2-7.12.3）：

低 OSR 情况下，后续级热噪声不可忽略，需优化各级电容分配以最小化总功耗。

目标函数： $f (C_{1}, C_{3}) = C_{1} + C_{3}$ （总电容正比于功耗）

噪声约束： $Φ (C_{1}, C_{3}) = \frac{1}{C _{1}} + \frac{β ^{2}}{C _{3}}$

其中 $β^{2}$ 是第二级噪声折合到输入的系数：

峰值噪声密度约束： $β^{2} = 1/ A_{1}^{2}$ （ $A_{1}$ 为第一级通带增益）
积分噪声约束： $β^{2} = 1/ (3 A_{1}^{2})$

拉格朗日乘子法：

\nabla f = λ \nablaΦ \Rightarrow (1, 1) = λ (- \frac{1}{C _{1}^{2}}, - \frac{β ^{2}}{C _{3}^{2}})

\Rightarrow C_{1} = λ, C_{3} = β λ \Rightarrow \frac{C _{3}}{C _{1}} = β (7.37)

多 SC 分支噪声合并（图 7.57）：多分支的噪声叠加和等效参考：

\overline{v_{n, eq}^{2}} = \frac{k T}{C _{1}} (1 + \frac{C _{2}}{C _{1}}) (C_{2} 支路折合到 C_{1} 支路的输入) (7.43)

§7.13 多 Bit 量化

Flash 量化器（图 7.58-7.59）：

需要 $M$ 个双差分比较器（dual-differencing comparator）
双差分 StrongARM（图 7.58a）：两个差分对并联，一对比较 $i_{p}$ vs $re f_{n}$ ，另一对比较 $i_{n}$ vs $re f_{p}$ （注意极性的正确配对）
自动调零比较器（图 7.58b）：采样相时反相器偏置在触发点，再接入输入信号后用正反馈再生，失调被开环增益压制
参考电压由电阻串从 $re f_{p}$ / $re f_{n}$ 分压产生

Unary DAC（图 7.60）： $M$ 个相同的 SC 支路，每个由一位比较器输出控制（对应一元编码）。 Binary-weighted DAC 则按 2 的幂加权电容。

SAR 量化器（图 7.61）：

二进制权重电容阵列 + 单个比较器 + SAR 控制逻辑
用 $m$ 个时钟周期（ $m$ bits）完成一次转换
早期用高频时钟驱动 SAR 逻辑，现代采用异步逻辑
优势：极低功耗（尤其低分辨率时适合 ΔΣ ADC）
劣势：速度低于 Flash
折中方案：多 bit SAR [8] 和两步式 ADC [9]

§7.14 进阶开关设计：自举开关

问题：输入为连续时间信号时，传输门的非线性电阻会导致高频失真（图 7.64）。

自举开关原理（图 7.62-7.63）：将 NMOS 管的 $V_{GS}$ 固定在 $V_{DD}$ ，使 $R_{o n}$ 与输入无关：

V_{GS} = V_{DD} \Rightarrow R_{o n} = \frac{1}{μ _{n} C _{o x} ( W / L ) ( V _{DD} - V _{t h} )}

Abo 实现（图 7.63）[10]：电容预充至 $V_{DD}$ ，导通时跨接在栅-源之间，确保任何器件不过压。仿真对比（图 7.64）表明：自举 NMOS 在 10 MHz 时 IMD3 比传输门低 30+ dB。

其他开关技巧：背栅切换（降低 $C_{d b}$ 非线性）、背栅自举（隐藏 $C_{d b}$ ）[11]。

§7.15 双采样（Double Sampling）

双采样积分器（图 7.65-7.66）：

$ϕ_{1}$ 和 $ϕ_{2}$ 都做积分（传统 SC 积分器 $ϕ_{2}$ 空闲）
两侧输入电容交替采样、交替传输

传输函数推导（图 7.66）：

V_{o} (z) = \frac{C _{1}}{C _{2}} \cdot \frac{1 + z ^{- 1}}{1 - z ^{- 1}} V_{i} (z) (7.44)

在 $ϕ_{2}$ 阶段，反馈电容获得 $C_{1} (v_{i} [n] + v_{i} [n - 1]) / C_{2}$ 的累积电荷。在 $ϕ_{1}$ 阶段，另一组 $C_{1}$ 将 $v_{i} [n]$ 的电荷传递。

系统限制（图 7.67）：环路滤波器不能全部用双采样积分器，否则 $L_{1} (- 1) = 0$ 无法支持任意 NTF。最后一个积分器必须用传统 $z^{- 1} / (1 - z^{- 1})$ 传输函数。

§7.16 增益提升与增益平方

增益提升共源共栅（Gain-Boosted Cascode，图 7.68）[13]：

辅助运放增强共源共栅管的 $g_{m} r_{o}$
总增益提升因子 = 辅助运放增益
适用于高频应用（长沟道器件太慢）

增益平方积分器（Gain-Squaring，图 7.69）[14]：

$ϕ_{1}$ 采样运放负输入端电压到 $C_{x}$
$ϕ_{2}$ 将 $C_{x}$ 串联到运放与积分电容之间
如果 $C_{x}$ 主导运放输入电容，则有效增益平方
优点：失调和 1/f 噪声同时被消除

§7.17 分裂控制与放大器堆叠

反相器型放大器（图 7.70a）：相比折叠共源共栅，三个优势：

2× 跨导效率：NMOS 和 PMOS 共享偏置电流
零浪费电流：所有电流都用于跨导
无限摆率：不像 Class-A 受尾电流限制

缺点：增益低（单管自增益），输出摆幅受阈值电压和，偏置随工艺/温度/共模变化。

电容电平移位（图 7.70b）：独立设定 NMOS/PMOS 偏置电压，使偏置电流与工艺/电源无关。代价是 kT/C 噪声和衰减。

分裂控制积分器（图 7.70c-7.71）[15]：两个独立的输入对（VT 和 VB），通过偏置电路生成独立于工艺/温度的共模电压。共模反馈通过偏置电压实现。

放大器堆叠（图 7.72）[15]：两个放大器垂直堆叠共享同一电源电流，总跨导翻倍。代价：

每个积分器输出摆幅减半 → 积分电容加倍
需额外 Balancer 电路确保堆叠放大器行为如同一个

双采样变体（图 7.73）[15]：采样电容分为两半反向驱动，使两个相位都用于积分。同等总采样电容下，积分电容只需一半。

记录性能（图 7.74）：

叠加的多级技术（反相器型 + 放大器堆叠 + 双采样 + 斩波）
DR = 136 dB, BW = 1 kHz, P = 13 mW
FoM = 185 dB（比 SCMOD2 的 172 dB 高 13 dB = 20× 能效提升）

§7.18 SC 电路噪声分析

电阻热噪声：

S_{v} (f) = 4 k TR (7.45)

MOSFET 热噪声（饱和区）：

S_{i} (f) = 4 k T γ g_{m} (7.46)

$γ$ 理论值 $2/3$ ，实测值 1-2。

单极点 RC 滤波（图 7.77）：

\overline{v_{n}^{2}} = \int_{0}^{\infty} \frac{4 k TR}{1 + ( 2 π f RC ) ^{2}} df = \frac{k T}{C} (7.47)

这也可由能量均分定理得到：电容平均能量 $\frac{1}{2} C \overline{v^{2}} = \frac{1}{2} k T$ 。

运放噪声模型（图 7.78）：

微分输出噪声电流 PSD：

S_{i_{o}} = 2 k T (g_{m 1} + g_{m 3}) (7.50)

折合到输入的等效噪声电压 PSD（半电路）：

S_{v, amp} = \frac{4 k T}{g _{m 1}} (1 + \frac{g _{m 3}}{g _{m 1}}) (7.52)

运放噪声系数：

γ_{amp} = 1 + \frac{g _{m 3}}{g _{m 1}} (7.53)

典型值： $γ_{amp} \approx 1$ （电流镜 $V_{e ff}$ 为输入对 2 倍时），折叠共源共栅 $γ_{amp} \approx 5/3$ 。

$ϕ_{2}$ 相位综合噪声（图 7.79 推导）：

\overline{v_{n, ϕ_{2}}^{2}} = \frac{k T}{C _{1}} \cdot \frac{γ _{amp}}{1 + x}, x = R g_{m} (运放)

\overline{v_{n, ϕ_{2}}^{2}} = \frac{k T}{C _{1}} \cdot \frac{x}{1 + x} (开关)

总噪声功率：

\overline{v_{n, total}^{2}} = \frac{k T}{C _{1}} (2 + \frac{γ _{amp} + x}{1 + x}) (7.59)

暂忽略开关噪声项的形式简化：

当 $γ_{amp} \approx 1$ 且 $x ≪ 1$ 时， $\overline{v_{n, total}^{2}} \approx 2 k T / C_{1}$ 。

功耗优化：

g_{m} \propto \frac{C _{1} ( 1 + x )}{τ} \Rightarrow \frac{g _{m}}{τ} \propto \frac{2 ( 1 + x )}{γ _{amp} + 1 + x}

最小化点在 $x \to 0$ ，即开关电阻应远小于 $1/ g_{m}$ 。实践取 $R = 0.1/ g_{m}$ 作为合理起点。

关键洞察

#	洞察
1	高阶调制器电容尺寸需全局最优分配：拉格朗日乘子法证明前后级电容比应为 $β$ （式 7.37），而非随意选取
2	自举开关对输入连续时间信号的线性度至关重要：对于 SC ΔΣ ADC 的片外输入，自举 NMOS 是实现高频高线性度的标准方案
3	双采样几乎免费地翻倍采样率：但不适用于环路滤波器的所有积分器——末级必须保留 $z^{- 1} / (1 - z^{- 1})$ 结构
4	反相器型放大器的 Pareto 最优性：分裂控制放大器以三级结构的 Area/Power/Noise 综合效率远超传统折叠共源共栅，配合堆叠和双采样可实现 FoM = 185 dB 的记录
5	SC 噪声分析可归结为 kT/C 的简单修改：运放噪声系数 $γ_{amp}$ 和开关电阻因子 $x = R g_{m}$ 使 $v_{n, ϕ_{2}}^{2} = (k T / C_{1}) \cdot (γ_{amp} + x) / (1 + x)$ ，设计目标 $x \to 0$

参考文献

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Nagaraj, K., et al. (1985). “Reduction of finite-gain effect in switched-capacitor filters.” Electronics Letters, 21, 644-645.
Steiner, M. & Greer, N. (2016). “A 22.3 b 1 kHz 12.7 mW switched-capacitor ΣΔ modulator with stacked split-steering amplifiers.” ISSCC, 284-286.
Senderowicz, D., et al. (1997). “Low-voltage double-sampled ΣΔ converters.” IEEE JSSC, 32, 1907-1919.
Abo, A. M. & Gray, P. R. (1999). “A 1.5-V, 10-bit, 14.3-MS/s CMOS pipeline analog-to-digital converter.” IEEE JSSC, 34, 599-606.
Brunsilius, J., et al. (2011). “A 16b 80MS/s 100mW 77.6dB SNR CMOS pipeline ADC.” ISSCC, 186-188.
Pavan, S., Schreier, R., & Temes, G. C. (2017). Understanding Delta-Sigma Data Converters (2nd ed.), §7.12-§7.19. IEEE Press/Wiley.

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