纳米CMOS空间不可靠性与工艺变异

本页面基于 Maricau & Gielen《Analog IC Reliability in Nanometer CMOS》(Springer, 2013) Ch.2 §2.2-2.3 全量内容。覆盖 CMOS 不可靠性起源、空间不可靠性分类（系统/随机）、Pelgrom 模型、RDF/LER/栅介质变异的物理机制与定量模型。

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CMOS 不可靠性的起源

• 1960s：首次 IC 可靠性研究（IRPS 1962, Chicago）
• 1970s：主要失效原因——腐蚀、键合问题（“purple plague”：AuAl₂ 金属间化合物）、离子污染
  • 这些均与封装/PCB 安装相关，非 IC 本身
• 1980s：首次真正的 IC 级可靠性问题
  • 氧化层缩放 → 栅氧电场增大 → HCI 在寿命内影响器件性能
  • 最初认为时序不可靠性是确定性的（匹配器件受相同应力 → 相同参数偏移）
  • 当氧化层达到原子尺度 → 首个随机性时序失效效应：TDDB
  • 纳米尺度 → 原子级随机误差 → 器件失配成为模拟电路大问题（Pelgrom et al. 1989）
• 2000s+：新材料（strained Si、high-$\kappa$、Cu/low-$\kappa$）引入 → 既有效应加剧 + 新效应出现（PBTI）

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空间不可靠性分类

空间不可靠性（Spatial Unreliability）= 工艺变异，在生产后即刻可见，时间上固定。

两大来源：

• 局部/片内变异（Intradie）：短距离内相同设计器件的参数变化 → 器件失配
• 全局/片间变异（Interdie）：芯片间/晶圆间/批次间的参数变化 → 均值偏移

局部变异导致的空间不可靠性是模拟电路的主要问题，以下重点讨论。

两大类型：

1. 系统效应（Systematic）：与版图特征相关
2. 随机效应（Random）：物理随机过程引起

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系统效应

光学校正与版图相关变异

• OPC（Optical Proximity Correction）：由于光刻无法分辨亚波长特征，通过修改掩模图形来补偿。但 OPC 引入的修正量依赖于周围图形密度 → 产生系统性变异
• DPT（Double-Patterning Technology）：将密集图形分成两次曝光 → 两次曝光之间的对准误差引入系统性变异
• Layout-induced strain：STI（浅槽隔离）应力、高应力覆盖层、嵌入 SiGe 层 → 依赖版图的迁移率变化
• Well-proximity effect：器件与阱边缘的距离不同 → 阈值电压变化

缓解方法：

• 谨慎的版图设计（如使用规则化版图）
• 补偿性电路技术
• 先进制造流程

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随机效应

Pelgrom 匹配模型

随机效应首先影响紧密间距相同设计器件之间的失配。器件级主要影响 $L$、$V_{TH}$、$\beta$ 的变化，一阶近似为 Pelgrom 模型：

$$\sigma (\delta V_{TH})\approx \frac{A_{VTH}}{\sqrt{WL}}\text{(Eq.2.1)}$$

其中：

• $\sigma (\delta V_{TH})$：两个相同尺寸晶体管阈值电压失配的标准差
• $WL$：单个晶体管有源区面积
• $A_{VTH}$：技术相关常数（单位 mV·μm）

关键趋势（Fig.2.3）：$A_{VTH}$ 在 65nm 之后不再明显改善。在 >180nm 技术中，晶体管匹配主要由光刻精度决定（缩放良好）；在更先进技术中，不缩放的因素（RDF、LER）开始主导。

Random Dopant Fluctuations（RDF）

沟道中掺杂原子数量和位置的随机波动 → $V_{TH}$ 变化的主要来源。

• 从 1μm 技术（~10⁴ 个掺杂原子）→ 32nm 技术（<100 个掺杂原子）：数量减少近 3 个数量级
• 在 65nm CMOS 中，RDF 贡献 NMOS $V_{TH}$ 总变化的 ~65%；45nm PMOS 中贡献 ~60%

RDF 定量模型（Stolk et al. 1998）：

$$\sigma (V_{TH})\propto \frac{t_{ox}}{{\epsilon }_{ox}}\frac{\sqrt[4]{N}}{\sqrt{W_{\text{eff}}{L}_{\text{eff}}}}\text{(Eq.2.2)}$$

其中 $t_{ox}$ 为栅氧厚度，${\epsilon }_{ox}$ 为氧化层介电常数，$N$ 为沟道掺杂数量，$W_{\text{eff}}$ 和 $L_{\text{eff}}$ 为有效宽/长。

分析：

• $t_{ox}/{\epsilon }_{ox}$ 和 $N$ 随缩放减小 → 有利
• 但 $W_{\text{eff}}{L}_{\text{eff}}$ 也减小 → 不利
• 净效果：缩放技术的工艺变异显著增大

Line Edge/Width Roughness（LER/LWR）

亚波长光刻的副产品。自 0.25μm 技术起使用亚波长光刻（$\lambda =248$ nm 图案化 250/180 nm → $\lambda =193$ nm 用于 130nm 及以下）。

• LER：多晶硅栅图案化边缘的随机波动
• LWR：线宽的随机波动
• 关系：$\sigma (LWR)=\sqrt{2}\sigma (LER)$（假设边缘变化不相关）

关键特性：

• LER 量级约 5nm，不随技术缩放
• LER 对沟道长度的依赖性远强于 RDF
• LER 与 RDF 统计独立（Asenov et al. 2003）
• LER 导致亚阈值电流增大 + $V_{TH}$ 变化
• 过渡点：~45nm 沟道长度处，LER 预期取代 RDF 成为晶体管失配的主要来源

栅介质变异

• 氧化层厚度变化：局部氧化层厚度波动 → $V_{TH}$ 变化
  • sub-30nm 技术中与 RDF 引起的 $V_{TH}$ 波动相当
  • 与 RDF 统计独立
• High-$\kappa$ 特有变异：
  • Si/high-$\kappa$ 界面和高-$\kappa$/金属栅界面的粗糙度
  • 氧化层中固定电荷的变化 → 影响迁移率和 $V_{TH}$
  • 界面陷阱的快速瞬态充电（FTC）→ 电子迁移率退化和 $V_{TH}$ 不稳定

其他随机源

• OPC 图案化邻近效应相关变化
• STI 抛光相关变化
• 高应力覆盖层和嵌入 SiGe 层的应变变化

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空间不可靠性对模拟电路的影响

效应	主要影响参数	缩放特性	主导地位
RDF	$V_{TH}$	不缩放（原子级）	>180nm 主导
LER/LWR	$L$, $V_{TH}$, $I_{sub}$	不缩放（~5nm）	<45nm 主导
氧化层厚度变化	$V_{TH}$, $I_{gate}$	不缩放	sub-30nm 显著
High-$\kappa$ 固定电荷	$\mu$, $V_{TH}$	材料相关	HKMG 特有
OPC/DPT	$L$, $W$	版图依赖	系统性

对模拟电路的影响：失配增大 → 差分对失调增大、电流镜匹配退化、运放失调/CMRR 恶化。

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