ΣΔ调制器芯片实现与测试

Rosa《Sigma-Delta Converters》Ch.9 的核心内容：从电路仿真到芯片实现的完整流程。涵盖辅助模块设计、Layout 规划方法论、芯片封装与测试 PCB、实验测量技术，以及三个详细的设计案例（传感器接口、多标准接收机、RF 数字化）。

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前后关系

上下文：Ch.7-8 完成了电气级仿真和子电路设计。Ch.9 将所有模块集成为完整芯片，经过 Layout、封装、测试后验证性能。

前置知识：

• ΣΔ调制器电气仿真与宏模型 — 电路级设计结果
• ΣΔ调制器行为建模与高层仿真 — 行为级验证

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原理介绍

辅助模块设计（§9.1）

ΣΔM 芯片需要多种辅助模块：

时钟系统：

• 两相非重叠时钟生成：交叉耦合 NOR/NAND 门
• 时钟缓冲：驱动大电容负载（时钟树）
• 时钟分布：H-tree 或网格结构，最小化 skew
• 底极板采样时钟：延迟关断版本（1D 时钟）

参考系统：

• Bandgap 参考：温度无关的基准电压/电流
• 共模电压生成：电阻分压 + 缓冲
• 偏置电流生成：PTAT + 带隙组合
• 去耦电容：每个参考节点 $>1$ pF 片上去耦

数字逻辑：

• DEM 编码器（DWA/ILA 等）
• 数字抽取滤波器接口
• 测试模式选择（scan chain、BIST）

Layout 规划方法论（§9.2）

分区原则：

• 模拟区（积分器、比较器、DAC）与数字区（DEM、抽取滤波器）严格分离
• 混合信号区（时钟生成、参考）作为缓冲区
• 电源域分离：模拟/数字各自独立供电

屏蔽与隔离：

• 敏感模拟电路用 guard ring 包围
• 数字信号线远离模拟信号线
• 衬底噪声隔离：深 N-well + guard ring

对称性（“obsessively symmetric”）：

• 差分信号路径严格对称（匹配走线长度、寄生）
• 电容阵列使用公共质心布局
• 电流源阵列使用 Q² 随机化
• 时钟走线对称（H-tree 或网格）

I/O pad ring：

• 模拟 pad：低寄生、ESD 保护
• 数字 pad：标准 I/O cell
• 电源 pad：独立模拟/数字供电
• 测试 pad：可选的内部节点观测

芯片封装与测试 PCB（§9.3）

封装选择：

• QFN/QFP：适合中低频 ΣΔM（$<100$ MHz）
• BGA：适合高频或大 pin 数设计
• 键合线寄生：每根 ~1 nH，对高频信号需考虑
• 热管理：功耗密度 $>1$ W/mm² 需散热考虑

测试 PCB 设计：

• 四层 PCB：信号层/地层/电源层/信号层
• 模拟地与数字地单点连接
• 去耦电容：100 nF + 10 $\mu$F 在每个电源引脚
• SMA 连接器：高频信号输入/时钟输入
• 屏蔽罩：敏感模拟区域

实验测试设置（§9.4）

仪器规划：

测量项	仪器	关键规格
SNR/SNDR	频谱分析仪	相位噪声 $<-130$ dBc/Hz
输入信号	信号源	THD $<-110$ dBc
时钟	时钟源	jitter $<1$ ps rms
数字输出	逻辑分析仪	采样率 $>2f_s$
电源	精密电源	噪声 $<10$ $\mu$V rms

测量流程：

1. 上电序列：模拟电源 → 数字电源 → 时钟 → 输入信号
2. DC 测试：功耗、偏置电压、参考电压
3. AC 测试：SNR/SNDR/THD/SFDR vs 输入幅度/频率
4. 频谱分析：Hanning 窗，$>2^{16}$ 点 FFT
5. 动态范围：从 -60 dBFS 到 -1 dBFS 扫描输入幅度

常见问题与排查：

• 性能远低于仿真：检查 Layout 寄生效应、衬底耦合、电源噪声
• 频谱出现杂散：检查时钟馈通、数字串扰、参考噪声
• 稳定性问题：检查电源去耦、ESD 保护二极管漏电

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设计案例

案例 1：可编程增益 ΣΔM（传感器接口）（§9.5）

应用：生物医学传感器接口（EEG/ECG）

• 信号特征：$<1$ mV 幅度，0.1–100 Hz 带宽
• 要求：高增益、低噪声、低功耗

架构：

• 二阶 SC-ΣΔM + chopper 稳定 + double sampling
• 可编程增益：20/40/60 dB（通过前端电容比调节）
• 斩波频率：$f_{chop}=f_s/4$，将 $1/f$ 噪声调制到带外

关键设计：

• 前端 OTA：folded-cascode，$g_m=50$ $\mu$A/V，$A_0>80$ dB
• Chopper 开关：PMOS 传输门，$R_{on}<1$ k$\Omega$
• 抽取滤波器：CIC + FIR 补偿
• 性能：SNR = 102 dB，BW = 100 Hz，P = 15 $\mu$W

案例 2：可重构 SC-ΣΔM（多标准接收机）（§9.6）

应用：多标准直接变频接收机（GSM/WCDMA/LTE）

• 信号特征：带宽从 200 kHz 到 20 MHz
• 要求：可重构（带宽/精度/功耗灵活调节）

架构：

• 三阶 CIFF SC-ΣΔM，4-bit 量化 + DWA
• 可重构 OSR：256/64/16（对应 GSM/WCDMA/LTE）
• Power-scaling：按比例缩放偏置电流和电容

重构策略：

标准	OSR	带宽	SNR	功耗
GSM	256	200 kHz	90 dB	2 mW
WCDMA	64	2 MHz	75 dB	8 mW
LTE	16	20 MHz	65 dB	25 mW

案例 3：Gm-LC BP-ΣΔM（RF 数字化）（§9.7）

应用：RF 信号直接数字化（软件定义无线电）

• 信号特征：$f_0=100$ MHz，BW = 5 MHz
• 要求：高 Q 谐振器、GHz 级时钟

架构：

• 二阶 Gm-LC BP-ΣΔM，中心频率 $f_0=f_s/4$
• LC 谐振器：片上螺旋电感 $L=5$ nH，$Q>15$
• 4-bit 量化器 + DEM
• 环路滤波器重构：可调 $G_m$ 补偿工艺偏差

关键挑战：

• LC 谐振器 Q 值有限（$Q=15$）导致 NTF 零点不深
• 4-bit 量化器需校准（比较器 offset）
• 时钟抖动要求严格：${\sigma }_t<0.5$ ps
• 性能：SNR = 62 dB，BW = 5 MHz，$f_s=400$ MHz，P = 30 mW

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关键洞察

1. 辅助模块常被忽视但对性能至关重要：时钟质量、参考噪声、电源去耦直接决定芯片能否达到仿真性能
2. Layout 是 ΣΔM 设计的最后一道防线：分区、屏蔽、对称性三个原则贯穿始终
3. 测试 PCB 设计与芯片设计同等重要：不良的测试板可完全掩盖芯片性能
4. 三个案例覆盖了 ΣΔM 的三大应用领域：传感器接口（高精度低频）、通信接收机（可重构宽带）、RF 数字化（高速带通）
5. 可重构设计是趋势：同一芯片覆盖多种标准，通过参数调节实现功耗-性能-带宽的最优折衷

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参考文献

1. de la Rosa, J. M. (2018). Sigma-Delta Converters: Practical Design Guide (2nd ed.), Ch.9. Wiley.
2. Razavi, B. (2017). Design of Analog CMOS Integrated Circuits (2nd ed.), Ch.17-18. McGraw-Hill. — Layout 基础参考。
3. Murmann, B. (2023). “ADC Performance Survey 1997-2023.” Online. — ΣΔ ADC 性能数据库。
4. de la Rosa, J. M., et al. (2014). “A 130-nm CMOS programmable-gain ΣΔ modulator for biosignal acquisition.” IEEE JSSC.

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