ΣΔ调制器电气仿真与宏模型

Rosa《Sigma-Delta Converters》Ch.7-8 的核心内容：从行为级到晶体管级电路的过渡。Ch.7 建立 SC/CT 积分器和各子电路的宏模型，配合 HSPICE 噪声注入方法进行电气级仿真。Ch.8 深入讨论 ΣΔM 核心子电路（开关、运放、跨导器、比较器、电流舵 DAC）的晶体管级设计考虑。

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前后关系

上下文：Ch.5-6 在行为级完成了系统设计和参数优化。Ch.7-8 将这些参数映射到晶体管级电路，通过电气仿真验证性能。

前置知识：

• ΣΔ调制器行为建模与高层仿真 — 行为模型给出电路参数目标
• ΣΔ调制器自动设计与优化 — 优化结果指导电路实现
• 运算放大器设计 — OTA 通用设计知识

后续内容：

• ΣΔ调制器芯片实现与测试 — Ch.9 从电路到芯片的完整实现

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原理介绍

SC 积分器宏模型（§7.1）

SC 积分器的电气级宏模型由三个子模块组成：

1. 开关宏模型

• 导通电阻：$R_{on}=\frac{1}{\mu C_{ox}(W/L)(V_{GS}-V_{TH})}$
• 寄生电容：$C_{gs}+C_{gd}+C_{sb}+C_{db}$
• 非线性 $R_{on}(v)$：在 SPICE 中自然包含（MOSFET 模型）
• 电荷注入：沟道电荷 $Q_{ch}=WL{C}_{ox}(V_{GS}-V_{TH})$ 在关断时分配

2. OTA 宏模型

• 小信号参数：$g_m$, $r_o$, $C_L$
• 频率响应：$A(s)=A_0\cdot \frac{1}{(1+s/{\omega }_{p1})(1+s/{\omega }_{p2})}$
• 非线性跨导：$i_{out}=g_m{v}_{in}(1+a_2{v}_{in}^2+a_3{v}_{in}^4)$
• 输出限幅：$|v_{out}|\le V_{DD}-V_{dsat,p}-V_{dsat,n}$
• 噪声模型：输入参考噪声 PSD $S_v(f)=S_{th}+S_{1/f}/f$

3. 电容宏模型

• 标称值 + 失配：$C=C_{nom}(1+\delta )$，$\delta \sim \mathcal{N}(0,{\sigma }_C^2)$
• 电压系数：$C(v)=C_0(1+{\alpha }_{1}v+{\alpha }_2{v}^2)$
• 寄生电容：底板和顶板寄生

CT 积分器宏模型（§7.2）

Active-RC 积分器：

• OTA 宏模型（同上）+ 电阻 $R$ + 电容 $C$
• 电阻噪声：$4kT/R$（SPICE 自动包含）
• 电阻非线性：$R(v)=R_0(1+{\beta }_{1}v+{\beta }_2{v}^2)$（多晶硅电阻通常可忽略）

Gm-C 积分器：

• 跨导器宏模型：$i_{out}=G_m\cdot v_{in}$，$G_m$ 可编程
• 非线性：$G_m(v)=G_{m0}(1-\alpha v_{in}^2)$
• 输出阻抗：$r_{out}$ 与负载电容 $C$ 形成极点
• 噪声：$S_I=4kT\gamma G_m$

非线性 OTA 跨导模型（§7.3）

Rosa 给出 OTA 非线性的系统化建模：

$$i_{out}=g_m{v}_{in}\cdot (1+a_2{v}_{in}^2+a_3{v}_{in}^4)$$

其中 $a_2,a_3$ 由晶体管级仿真提取。

HD3 估计：

$${\text{HD}}_3\approx \frac{|a_2|V_{in,pk}^2}{4}$$

线性度要求：对 80+ dB SNDR 的 ΣΔM，要求 $|a_2|V_{in,pk}^2<-80$ dB。

Flash ADC 宏模型（§7.4）

多位量化器的电气级模型：

• 比较器阵列：$2^N-1$ 个比较器，每个包含 offset $V_{os}$ 和 hysteresis $V_{hys}$
• 电阻分压参考：$2^N$ 个电阻，每个有失配 $\delta R$
• 编码逻辑：thermometer-to-binary 编码器
• 延迟：从采样到输出的总延迟 $t_{delay}$
• 亚稳态：当 $|v_{in}-V_{ref,k}|<V_{meta}$ 时，输出不确定

反馈 DAC 宏模型（§7.5）

电流舵 DAC：

• 电流源失配：$I_k=I_{nom}(1+{ϵ}_k)$，${ϵ}_k\sim \mathcal{N}(0,{\sigma }_I^2)$
• 输出阻抗：$R_{out}$ 有限导致码相关的电流误差
• 时序偏差：各电流源开关的延迟不一致
• 过渡误差：开关切换时的毛刺（glitch）

SC DAC：

• 电容失配 + 开关电阻（同 SC 积分器）
• 电荷注入和时钟馈通

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HSPICE 噪声注入方法（§7.6）

热噪声注入

在 HSPICE 瞬态仿真中注入热噪声序列：

1. 预生成高斯白噪声序列：$v_n[k]=\sqrt{S_v\cdot f_s}\cdot \mathcal{N}(0,1)$
2. 用 PWL 电压源将噪声序列注入到 OTA 输入端
3. HSPICE 瞬态仿真中噪声与信号叠加

闪烁噪声注入

$1/f$ 噪声的 PSD 为 $S_{1/f}(f)=K/f$：

1. 生成 $1/f$ 噪声序列（通过滤波白噪声或直接合成）
2. 低频分量需极长的仿真时间才能覆盖
3. 实际中通常将 $1/f$ 噪声等效为白噪声（在信号带内积分）

SC 积分器噪声分析（§7.7）

SC 积分器的噪声源：

$$\overline{v_n^2}=\frac{kT}{C_s\cdot \text{OSR}}+\frac{S_{v,OTA}\cdot B{W}_n}{\text{OSR}}$$

• 第一项：采样噪声（$kT/C$），在 ${\varphi }_1$ 采样到 $C_s$ 上
• 第二项：OTA 噪声（白噪声 + $1/f$），在 ${\varphi }_2$ 传输相积分
• $B{W}_n$ 是 OTA 噪声等效带宽

噪声预算分配：

• 采样噪声应占总噪声的 ~50%
• OTA 噪声占 ~40%
• 其余来源（DAC、比较器）占 ~10%

电气仿真结果处理

FFT 分析：

• 仿真长度：$>2^{16}$ 个时钟周期以获得足够频率分辨率
• 窗函数：Hanning 或 Blackman-Harris（减少频谱泄漏）
• 提取 SNDR、SFDR、ENOB、IBN 等指标

Monte Carlo 分析：

• 多次仿真（$>100$ 次），每次用不同的失配和噪声实例
• 统计 SNDR 分布：均值、标准差、良率

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子电路设计考虑（Ch.8）

CMOS 开关设计（§8.1）

• $R_{on}$ vs 寄生电容折衷：增大 $W/L$ 降低 $R_{on}$ 但增加寄生电容
• $R_{on}$ 非线性：NMOS 在低 $V_{GS}$ 时 $R_{on}$ 急剧增加
• 工艺缩放：先进工艺的低 $V_{TH}$ 改善线性度但增加漏电
• 传输门 vs 单管：全摆幅信号需传输门

运放设计（§8.2）

ΣΔM 专用运放设计要点：

拓扑	增益	速度	摆幅	适用
Folded-cascode	中–高	中	大	SC 积分器首选
Telescopic	高	快	小	高速 CT 积分器
Two-stage	很高	慢	大	高精度低频
Inverter-based	中	快	大	超低功耗新兴方案

• CMFB 设计：SC CMFB（DT）vs 连续 CMFB（CT）
• AC/DC 表征：增益、UGF、PM、GM、SR、建立时间

跨导器设计（§8.3）

CT-ΣΔM 的 $G_m$ 设计：

• 前端 $G_m$：高线性度要求（处理全带信号），$G_{m}R>60$ dB
• 环路滤波器 $G_m$：线性度要求较宽松，可阻抗缩放
• 可编程 $G_m$：用于 RC 调谐（补偿工艺偏差）

比较器设计（§8.4）

• 再生锁偿：StrongARM 或双尾结构
• Offset 表征：input-ramp 法（缓慢扫描输入，统计翻转点分布）
• Hysteresis 表征：bisection 法（二分搜索正/负翻转阈值）
• 速度要求：$t_{decision}<T_s/2$（留半周期给 DAC）

电流舵 DAC 设计（§8.5）

• 电流源 cell：$I=\mu C_{ox}(W/L)(V_{GS}-V_{TH}{)}^2/2$
• Matching 限制：$\sigma (\Delta I/I)\approx A_I/\sqrt{WL}$（Pelgrom 定律）
• 4-bit 设计实例：15 个电流源，${\sigma }_I<0.1\%$ 需 $WL>100$ $\mu$m²
• 布局策略：Q² 随机化、公共质心、dummy 器件

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关键洞察

1. 宏模型是行为级到晶体管级的桥梁：在完整 SPICE 仿真之前，宏模型可快速验证电路参数选择是否合理
2. HSPICE 噪声注入弥补了瞬态仿真的噪声建模缺陷：SPICE 瞬态仿真不含噪声，需外部注入噪声序列
3. OTA 非线性是 ΣΔM 失真的主要来源：$H{D}_3\propto V_{in,pk}^2/|a_2|$，要求 OTA 在闭环中维持足够的线性度
4. 子电路设计需系统化而非即兴：开关/运放/比较器/DAC 各有独立的设计约束和表征方法
5. Monte Carlo 分析是良率预测的基础：失配和工艺偏差的统计特性只能通过多次仿真评估

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参考文献

1. de la Rosa, J. M. (2018). Sigma-Delta Converters: Practical Design Guide (2nd ed.), Ch.7-8. Wiley.
2. Pelgrom, M. J. M., et al. (1989). “Matching properties of MOS transistors.” IEEE JSSC, 24(5), 1433–1439.
3. Razavi, B. (2017). Design of Analog CMOS Integrated Circuits (2nd ed.). McGraw-Hill. — 子电路设计基础参考。
4. Medeiro, F., et al. (1998). “A 13-bit, 1.0 MS/s CMOS ΣΔ modulator with 89 dB SNDR using a cascade 2-1-1 topology.” ISSCC.

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