Zhu Time-Based Integral Control PLL 深度解析
Junheng Zhu, Pavan Kumar Hanumolu 等人（UIUC Coordinated Science Laboratory）提出用环形振荡器积分器（ROI） 替代环路滤波电容实现 PLL 积分控制，结合模拟 P-path 消除量化误差，在 65 nm CMOS 中实现 0.0021 mm² 超紧凑面积 PLL。
基本信息
| 属性 | 值 |
|---|---|
| 标题 | A 0.0021 mm² 1.82 mW 2.2 GHz PLL Using Time-Based Integral Control in 65 nm CMOS |
| 作者 | J. Zhu, R.K. Nandwana, G. Shu, A. Elkholy, S.J. Kim, P.K. Hanumolu |
| 期刊 | IEEE JSSC, Vol.52, No.1, January 2017 |
| 工艺 | 65 nm CMOS LP |
| 频率 | 0.4–2.6 GHz（@2.2 GHz 典型） |
| 面积 | 0.0021 mm²（当时最小报告面积） |
| 功耗 | 1.82 mW @1 V, 2.2 GHz |
| Jitter | 3.73 ps RMS |
| FoM_J | -226.0 dB |
vs 已有来源定位
| 维度 | Razavi Ch.10 DPLL | Ferriss 2014 HPLL | Zhu 2017 |
|---|---|---|---|
| I-path 实现 | 数字累加器 + DAC | BBPD + 数字积分 + redundant DAC | CCRO 积分器（无损模拟积分） |
| 量化误差 | TDC 量化噪声 | BBPD limit cycle | 无量化误差 |
| 面积瓶颈 | TDC + DAC | 数字逻辑 | 极小（全振荡器） |
| 工艺友好 | 数字缩放 | 混合 | 全数字友好 |
§I. Introduction — 面积瓶颈分析
模拟 PLL 面积问题：
- BW=3 MHz, PM=70° → 需 pF（ kΩ，零点频率 = BW/10）
- 65nm 电容密度 1 fF/μm² → 0.3 mm² 仅用于环路滤波电容
- 工艺缩放加剧问题：① VCO 增益增大 → 需更大电容；② 漏电 → 禁用 MOS 电容
DPLL 面积/噪声权衡：
- 数字累加器替代电容 → 面积小
- TDC 量化误差 → 需高分辨率 TDC（功耗大）或低环路带宽（VCO 噪声增加）
HPLL 局限（Ferriss 2014）：
- 模拟 P-path 消除量化误差
- 但高分辨率 DAC（或 DAC + LPF）仍占大面积
本文方案：CCRO 作为无损积分器 → 完全消除电容和 DAC → 面积仅 0.0021 mm²
§II. Proposed Architecture
CCRO 积分器原理
CCRO 输出频率正比于输入电流，相位=频率积分：
- CCRO 执行真正的无损积分，独立于晶体管非理想性和电源电压
- 积分器时间常数
完整 PLL 架构
- PFD（三态）→ D2I_PROP 产生 3 级电流（, , ）→ 直接注入 CCRO_M → 模拟 P-path
- I-path：PFD → D2I_INT → CCRO_I（积分）→ PD（相位→PWM）→ D2I_PD → 注入 CCRO_M
Time-Based 积分器工作流程
- PFD 输出转电流 → CCRO_I 积分（电流→相位）
- CCRO_I 相位与参考时钟比较 → PD 输出 PWM（duty cycle 相位差）
- 相位差 π → duty cycle 50%
- 相位差 0.5π → duty cycle 25%
- PWM 电压 → D2I_PD → 驱动主 CCRO_M
关键特性：PD 输出仅取 CMOS 电平（2 级），但不引入量化误差（PWM 占空比连续变化）
CCRO 频率锁定约束
- 稳态时 CCRO 频率必须等于参考频率 → 防止 PD 输出饱和
- 类比：运放积分器中输入 DC 失调导致输出饱和
§III-IV. 设计挑战与缓解技术
PWM 杂散问题：
- 用 PWM 信号控制 VCO → 引入周期性杂散 tone
- 缓解：Pseudo-differential ROI → 对消 PWM 基频及其谐波杂散
CCRO 相位噪声：
- CCRO_I 作为积分器运行在自由振荡状态 → 相位噪声需优化
- 通过合理选择 CCRO 级数和偏置电流平衡噪声与功耗
§V. 电路实现
- D2I 转换器：三态 PFD 输出 → 电流切换
- CCRO：电流控制环形振荡器（多级反相器链）
- PD：简单触发器比较 CCRO_I 相位与参考时钟
§VI. 实验结果
| 参数 | 值 |
|---|---|
| 锁定范围 | 0.4–2.6 GHz |
| 电源电压范围 | 0.6–1.2 V |
| 功耗（2.2 GHz, 1V） | 1.82 mW |
| 积分 jitter | 3.73 ps RMS |
| FoM_J | -226.0 dB |
| 核心面积 | 0.0021 mm² |
关键贡献总结
- CCRO 无损积分器首次用于 PLL 积分控制，替代环路滤波电容
- 完全无量化误差（P-path 模拟 + I-path PWM 连续占空比）
- 超紧凑面积 0.0021 mm²（当时最小 PLL 面积报告）
- 宽电压工作 0.6–1.2 V，宽频率 0.4–2.6 GHz
- Pseudo-differential ROI 抑制 PWM 杂散
双向链接
概念页：
- Hybrid PLL架构与技术 — §3.3 (ROI)
- 数字CMOS PLL架构与TDC-DCO设计 — DPLL 面积/噪声权衡
- PLL基本结构与传递函数 — Type-II 响应
实体页：
- Pavan Kumar Hanumolu — 通讯作者
其他来源：
- Ferriss IBM 20-28GHz Dual-Path PLL 深度解析 — HPLL 先驱，面积瓶颈的出发点
- Song CS-Integrator Hybrid PLL 分析 深度解析 — 另一种替代电容的积分器方案