Pavan《Understanding Delta-Sigma Data Converters》Ch.13 ΔΣ DAC 深度解析

本章内容：系统阐述 ΔΣ DAC 的设计原理、环路架构、多-bit 内部 DAC 线性化技术、插值滤波器和模拟后置滤波器设计。ΔΣ DAC 在商业上与应用上至少与 ΔΣ ADC 同等重要。

衔接：Ch.1 (§1.9) 简介了 ΔΣ DAC 概念。Ch.4 的环路架构（CIFB/CRFB/CIFF）可全部推广到 DAC 环路。Ch.6 的失配整形技术对多-bit DAC 同样适用。后续：Ch.14（抽取/插值滤波器）进一步深入插值滤波器的理论。

第 13 章目录结构

节号	标题	核心内容
13.1	ΔΣ DAC 系统架构 (System Architectures)	完整信号链：插值滤波 → 噪声整形环路 → 内部 DAC → 重建滤波器
13.2	ΔΣ DAC 环路配置 (Loop Configurations)	单级 ΔΣ 环路、误差反馈结构、MASH
13.2.1	单级 ΔΣ 环路	CIFB/CRFB/CIFF 的数字化推广
13.2.2	误差反馈结构 (Error-Feedback)	DAC 独有的高效架构
13.2.3	级联结构 (MASH)	数字/模拟重组方案
13.3	多-bit 内部 DAC (Multi-Bit Internal DACs)	双截断、失配整形、数字校正、单/多bit对比
13.3.1	双截断 DAC 结构 (Dual-Truncation)	Leslie-Singh 推广、MASH 双截断
13.3.2	失配误差整形 (Mismatch Error Shaping)	分段（Segmentation）、噪声整形分段
13.3.3	数字校正 (Digital Correction)	片上校准、后台校准
13.3.4	单-bit vs 多-bit 对比	系统级权衡
13.4	ΔΣ DAC 的插值滤波 (Interpolation Filtering)	多级 FIR 结构示例（18-bit 音频 DAC）
13.5	模拟后置滤波器 (Analog Post-Filters)	单-bit/多-bit 后滤波
13.5.1	单-bit 后置滤波器	SC 滤波器、DCT 缓冲级、CT 滤波
13.5.2	多-bit 后置滤波器	DAC 与 SCF 合并的单运放实现
13.6	结论	ΔΣ DAC 设计总结

核心内容深度解析

13.1 ΔΣ DAC 系统架构（Figure 13.1-13.2）

完整信号链：

数字输入 (N0 bit @ fs) → 插值滤波器 (IF) → 噪声整形环路 (NL) → 内部 DAC → 模拟低通滤波器 (LPF) → 模拟输出

各模块功能：

插值滤波器 (IF)：将采样率提升至 OSR × fs，抑制频谱镜像。改善 NL 的动态范围，降低 LPF 的线性度要求
噪声整形环路 (NL)：将字长从 N0 位缩减至 1-6 位，带内保持信号保真度，将截断噪声整形到带外
内部 DAC：将数字信号转换为模拟信号。1-bit DAC 的线性度理论上完美但输出摆率极大；多-bit DAC 需要线性化技术但简化后置滤波
模拟 LPF（重建滤波器）：滤除带外噪声和镜像。多-bit DAC 的输出信号摆率低、带外噪声功率小，LPF 设计大幅简化

关键洞察：单-bit DAC 的模拟难题并未消失——它们只是从 ADC 中的噪声整形环路转移到了 DAC 的模拟后置滤波器

13.2 环路配置

13.2.1 单级 ΔΣ 环路

所有 ADC 环路架构（CIFB/CRFB/CIFF 等——见 Ch.4）均适用于 DAC，但模块变为数字累加器和乘法器（而非运放/电容/开关）。

DAC 数字环路的特殊考量：

所有信号均为数字信号，无需考虑模拟非理想性
系数截断和舍入误差取代元件匹配误差和有限运放增益效应
字长可按位置变化优化（减少硬件）
系数应简化为 2 的整数幂项以节省硬件
低失真架构的 STF 对系数截断的敏感度最低

13.2.2 误差反馈结构（DAC 独有，Figure 13.3-13.5）

与 ADC 的本质区别：ADC 中因反馈路径的模拟精度要求过高而不可行，但在全数字 DAC 环路中极为高效。

工作原理（Figure 13.3）：

不将保留的 MSB 反馈，而是将丢弃的 LSB（截断误差 e[n]）滤除后反馈到输入端
输出： $V (z) = U (z) + [1 - H (z)] E (z)$
STF = 1，NTF = 1 - H(z)

设计示例：

一阶： $H (z) = z^{- 1}$ （仅一个延迟）
二阶（Figure 13.4）： $H (z) = z^{- 1} (2 - z^{- 1})$ ，即 $1 - (1 - z^{- 1})^{2}$ ，只需两个延迟和两个加法器

稳定性保护（Figure 13.5）：

在截断器前加入数字限幅器防止溢出环绕（wraparound）
饱和（saturation）可接受，但环绕产生大误差

13.2.3 MASH 结构（Figure 13.6-13.7）

与 ADC 的差异：

高阶噪声整形 + 鲁棒稳定性（如两个二阶级联实现四阶整形）
数字/模拟重组选择（DAC 独有问题）：
- 全数字重组（Figure 13.6）：最终输出为多-bit，需要高精度内部 DAC
- 模拟重组（Figure 13.7）：每级单独 DAC + 模拟求和，DAC 可更简单
- H2 前移：将 DAC2 放在 H2 前（H2 用模拟实现），可减少 DAC2 的精度要求，甚至可双单-bit

13.3 多-bit 内部 DAC

13.3.1 双截断结构（Figure 13.8-13.11）

基本方案（Figure 13.8，类似 Leslie-Singh）：

主环路：1-bit 截断 + 1-bit DAC（线性度完美）
辅助路径：将大截断误差 e1 经 M-bit 截断 → M-bit DAC → 模拟滤波 H2(z) → 叠加抵消
M-bit DAC 的非线性误差 d 被 H2(z) 整形（H2 复制 NTF1）

MASH 双截断（Figure 13.9-13.10）：

两级均使用噪声整形：第一级 1-bit，第二级 M-bit
Figure 13.10 为 3 阶实现示例：C1 实现 1-bit DAC，C2-C4 + 开关实现 H2(z)

单级双截断（Figure 13.11）：

1-bit DAC 转换信号，M-bit 电路消除 1-bit 截断误差
滤波路径 H4/H5 的增益失配降低 SNR 但不引入非线性失真

13.3.2 失配误差整形与分段（Figure 13.12-13.14）

分段（Segmentation）问题（Figure 13.12）：

DAC 复杂度随 N 指数增长（ $2^{N}$ ）。对 6-bit DAC，复杂度指数为 64
分段拆分：3-bit MSB + 3-bit LSB（复杂度指数 $2^{3} + 2^{3} = 16$ ）
问题：MSB/LSB 各含大量未整形量化噪声，重组时权重因子不精确导致 SNR 严重下降

噪声整形分段（Figure 13.13，[6]）：

在分段前附加一阶 ΔΣ 环路 MOD1，将 6-bit 输入压缩为 4-bit + 噪声整形误差
两段信号 B 和 C 都是噪声整形的，权重误差仅产生额外的整形噪声
OSR=128 时 1% 匹配误差仍可实现 110 dB SNR

另一种分段方法（Figure 13.14，[7]）：

L 个 LSB 经误差反馈压缩为 B-bit，与 M 个 MSB 数字相加后送入 N-bit DAC
全数字加法，精度可控

13.3.3 数字校正（Figure 13.15-13.16）

上电校准（Figure 13.15-13.16）：

RAM 存储所有输入码对应的 DAC 实际输出数字等效值
闭环强制 RAM 输出的带内分量跟随数字输入
校准过程（Figure 13.16）：计数器遍历所有码 → 1-bit ΔΣ ADC 测量 DAC 输出 → 数字 LPF 提取 DC → 存入 RAM

后台校准：

单元电流源轮流校准：额外两个单元（一个作参考），每 $2^{M}$ 周期校准一个 [9]
电流模式 DAC：参考源 + 辅助 DAC + 1-bit ΔΣ ADC 测量调整 [10]
SC DAC：调节单元电容的参考电压，直到电荷匹配 [11]

13.3.4 单-bit vs 多-bit 对比

特性	单-bit	多-bit
内部 DAC 复杂度	极简	需温度计码/单元/DEM
NTF 激进程度	受限（稳定性）	可更激进
抖动	需要	通常不需要
带外噪声/摆率	极大	显著降低
后置滤波器	极复杂（4阶SC+SC缓冲+2阶CT）	简化为单运放+简单CT
整体趋势	被多-bit 取代	首选方案

13.4 插值滤波器（Figure 13.17-13.20）

18-bit 音频 DAC 示例 [3]：

级	时钟	滤波器类型	抽头	功能
1	2fs	半带 FIR	125	抑制奇数阶镜像（最陡峭）
2	4fs	半带 FIR	25	抑制 3fs-5fs、5fs-7fs 镜像
3	8fs	半带 FIR	4	抑制残留镜像
S/H	64fs	零阶保持	—	重复采样 8 次，sinc 零点贡献滤波

半带滤波器优势（Figure 13.20）：

除中心抽头外，每两个抽头一个为零，硬件高效
通带/阻带关于 fs/4 对称，纹波相等
完美适用于 2 倍插值

设计策略：

多级结构在低速时钟下完成大部分滤波，省功耗、省面积
FIR 的群延迟平坦是 ΔΣ 系统的主要选择理由
IIR 可用更少硬件获得更大阻带衰减

13.5 模拟后置滤波器

13.5.1 单-bit 后置滤波器（Figure 13.21-13.28）

SCF + DCT + CT 三级架构（Figure 13.21）：

1. SC 滤波器（Figure 13.22）：

单-bit DAC 输出是大幅值双电平信号（带外功率占主导）
SC 滤波器仅需采样值 x(nT)，不要求运放高摆率（区别于 CT 滤波器）
SC 运放的建立过程不影响采样精度

噪声优化架构（Figure 13.23）：

级联双二阶（biquad）架构：后级噪声不整形，所有双二阶的噪声源都等同贡献（糟糕！）
逆跟随-引导结构（Figure 13.23(b)）：除第一级外所有噪声都被整形
混合结构（Figure 13.23(c)）：n1 不整形，n2 一阶整形，其余二阶/三阶整形 + 可实现有限传输零点
图 13.24-13.27 以 4 阶 Bessel 滤波器为例对比验证上述噪声特性

2. 直接电荷传输（DCT）缓冲级（Figure 13.28）：

SC 滤波器输出仍有运放瞬态/非线性毛刺
DCT 级在 Φ2 期间将 C1 切换到 C2，运放不参与脉冲电流
瞬态由简单一阶 RC 确定（仅开关电阻 + C1+C2），无摆率和非线性建立

3. CT 滤波器：

通常为 2-3 阶有源 RC（Sallen-Key 结构）
消除 fs 以上的残余噪声

13.5.2 多-bit 后置滤波器（Figure 13.29-13.30）

示例 1：5-bit 31 级 DAC（Figure 13.29，[8]）：

DAC、SCF、缓冲器三合一：单运放实现全部功能
电容阵列 ×4：Φ1 期间预充电实现 DAC + 两抽头 FIR (h(z)=1+z⁻¹)
Φ2 期间 DCT 操作：所有电容并联到反馈电容 C
传递函数： $H (z) = (1/2) (1 + z^{- 1}) / (1 - r + r z^{- 1})$ ，一阶 IIR
对比单-bit 需要 5-6 个运放，5-bit 仅需 1 个运放

示例 2：3.7-bit 13 级 DAC（Figure 13.30，[15]）：

Φ1：12 个电容阵列充电实现 DAC
Φ2：重配置为 3 阶逆跟随-引导 SC 滤波器
- 1 阶有源 RC 进行 CT 滤波和差分-单端转换

关键公式汇总

公式	说明
$V (z) = U (z) + [1 - H (z)] E (z)$	误差反馈结构的一般输出
$H (z) = z^{- 1}$	一阶误差反馈 NTF= $1 - z^{- 1}$
$H (z) = z^{- 1} (2 - z^{- 1})$	二阶误差反馈
$H (z) = (1/2) (1 + z^{- 1}) / (1 - r + r z^{- 1})$	5-bit 合并 DAC+SCF 的传递函数
$r = C / (C_{s u m} + C)$	上式的反馈系数

参考文献

P. J. Naus et al., “A CMOS stereo 16-bit D/A converter for digital audio,” IEEE JSSC, vol. 22, pp. 390–395, June 1987.
J. C. Candy and A. Huynh, “Double integration for digital-to-analog conversion,” IEEE Trans. Comm., vol. 34, pp. 77–81, Jan. 1986.
N. S. Sooch et al., “18-bit stereo D/A converter with integrated digital and analog filters,” 91st AES Convention, Oct. 1991.
X. F. Xu and G. C. Temes, “The implementation of dual-truncation D/A converters,” ISCAS, pp. 597–600, May 1992.
A. Hairapetian et al., “A multi-bit sigma-delta modulator with reduced sensitivity to DAC nonlinearity,” Electronics Letters, vol. 27, pp. 990–991, May 1991.
R. Adams et al., “A 113 dB SNR oversampling DAC with segmented noise-shaped scrambling,” IEEE JSSC, vol. 33, pp. 1871–1878, Dec. 1998.
S. R. Norsworthy et al., “A minimal multi-bit digital noise-shaping architecture,” ISCAS, pp. I-5–I-8, May 1996.
I. Fujimori et al., “A multi-bit ΔΣ audio DAC with 120 dB dynamic range,” IEEE JSSC, vol. 35, pp. 1066–1073, Aug. 2000.
D. Groeneveld et al., “A self-calibration technique for monolithic high-resolution D/A converters,” IEEE JSSC, vol. 24, pp. 1517–1522, Dec. 1989.
A. R. Bugeja and B.-S. Song, “A self-trimming 14-b 100 MS/s CMOS DAC,” IEEE JSSC, vol. 35, pp. 1841–1852, Dec. 2000.
U. K. Moon et al., “Switched-capacitor DAC with analogue mismatch correction,” Electronics Letters, vol. 35, pp. 1903–1904, Oct. 1999.
M. Rebeschini and P. F. Ferguson, Jr., “Analog Circuit Design for ΔΣ DACs,” in Delta-Sigma Data Converters, IEEE Press, 1997.
J. A. C. Bingham, “Applications of a direct-transfer SC integrator,” IEEE Trans. CAS, vol. 31, pp. 419–420, April 1984.
R. Schaumann and M. E. Van Valkenburg, Design of Analog Filters, Oxford Univ. Press, 2001.
M. Annovazzi et al., “A low-power 98-dB multi-bit audio DAC in standard 3.3-V 0.35-μm CMOS,” IEEE JSSC, vol. 37, pp. 825–834, July 2002.

补充细节：ΔΣ DAC 架构与设计

G33 高阶误差反馈结构的设计公式：

三阶 EFB： $H (z) = z^{- 1} (3 - 3 z^{- 1} + z^{- 2})$ ， $NTF (z) = 1 - H (z) = (1 - z^{- 1})^{3}$ 。

四阶 EFB： $H (z) = z^{- 1} (4 - 6 z^{- 1} + 4 z^{- 2} - z^{- 3})$ ， $NTF (z) = (1 - z^{- 1})^{4}$ 。

L 阶通式： $H (z) = \sum_{i = 1}^{L} (- 1)^{i + 1} (i L) z^{- i}$ ，系数为二项式系数， $NTF (z) = (1 - z^{- 1})^{L}$ 。

CSD 表示优化：三阶系数 $3 = 4 - 1$ （CSD: $\overline{1} 001$ ），四阶系数 $6 = 8 - 2$ （CSD: $\overline{1} 0 \overline{1} 0$ ），可减少加法器数量。

G34 MASH DAC 数字重组 vs 模拟重组的详细对比：

对比维度数字重组模拟重组
面积大（多路 DAC + 数字加法器）小（模拟加法器节省面积）
功耗中（数字逻辑为主）中高（模拟电路偏置）
精度无限（数字加法精确）有限（模拟加法有失配/噪声）
灵活性高（可重编程滤波器系数）低（固定硬件连接）
适用场景高速多比特 ΔΣ DAC 低功耗紧凑型 DAC

H2 前移条件：模拟重组中第二级 NTF 经模拟加法后仍需精确匹配 $H_{2}$ ，前移 $H_{2}$ 到数字域可显著降低模拟精度要求，代价是需额外 DAC。

对比维度	数字重组	模拟重组
面积	大（多路 DAC + 数字加法器）	小（模拟加法器节省面积）
功耗	中（数字逻辑为主）	中高（模拟电路偏置）
精度	无限（数字加法精确）	有限（模拟加法有失配/噪声）
灵活性	高（可重编程滤波器系数）	低（固定硬件连接）
适用场景	高速多比特 ΔΣ DAC	低功耗紧凑型 DAC

G35 后置滤波器 SCF 级联双二阶的噪声优化设计（原书 Fig 13.23）：

三种架构传递函数：

(b) 单 DAC 输出 + 无源 RC 滤波： $H_{L PF} (s) = 1/ (1 + s RC)$ ，一阶滚降，带外抑制 20dB/dec。

(c) 双二阶有源 SC 滤波： $H_{BQ} (z) = (a_{0} + a_{1} z^{- 1} + a_{2} z^{- 2}) / (1 + b_{1} z^{- 1} + b_{2} z^{- 2})$ ，二阶滚降 = 40dB/dec。

(d) 两级双二阶级联： $H_{c a s} (z) = H_{BQ 1} (z) \cdot H_{BQ 2} (z)$ ，四阶滚降 = 80dB/dec。

噪声整形对比：结构(b)噪声随频率平缓下降；结构(c)在转折频率处有 3dB 峰值；结构(d)通带噪声更低但阻带有谐振峰。

Bessel 滤波器设计参数： $Q = 0.577$ （Bessel 2 阶），截止频率 $f_{c} = 0.5 f_{s}$ ，通带群延迟平坦度 < 0.1% 变化。

本章总结（§13.6 Conclusions）

原文总结：本章讨论了 ΔΣ DAC 的设计，涵盖通用原理和基本 DAC 架构，以及实现噪声整形环路的各种结构。

由于全数字环路可实现高精度，ΔΣ DAC 存在一些新颖的环路结构（这些结构在 ADC 环路中不实用），例如误差反馈结构和 DAC 特有的 MASH 变体。

单比特 vs 多比特内部量化：

两者均可用于 ΔΣ DAC
多比特内部 DAC 的非线性可通过双截断、失配整形、数字校正等方法解决
部分方案与 Ch.6 ADC 中的方案类似，另一些则为 ΔΣ DAC 独有

数字插值滤波器：以 18-bit 音频 ΔΣ DAC 中的高效多级滤波器为例进行了设计说明。

模拟后置滤波器：对比了单比特和多比特截断两种情况，给出了两种系统的滤波器设计技术及典型设计实例。

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第 13 章目录结构

核心内容深度解析

13.1 ΔΣ DAC 系统架构（Figure 13.1-13.2）

13.2 环路配置

13.2.1 单级 ΔΣ 环路

13.2.2 误差反馈结构（DAC 独有，Figure 13.3-13.5）

13.2.3 MASH 结构（Figure 13.6-13.7）

13.3 多-bit 内部 DAC

13.3.1 双截断结构（Figure 13.8-13.11）

13.3.2 失配误差整形与分段（Figure 13.12-13.14）

13.3.3 数字校正（Figure 13.15-13.16）

13.3.4 单-bit vs 多-bit 对比

13.4 插值滤波器（Figure 13.17-13.20）

13.5 模拟后置滤波器

13.5.1 单-bit 后置滤波器（Figure 13.21-13.28）

13.5.2 多-bit 后置滤波器（Figure 13.29-13.30）

关键公式汇总

参考文献

补充细节：ΔΣ DAC 架构与设计

本章总结（§13.6 Conclusions）

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