Ferriss IBM 20-28 GHz Dual-Path PLL 深度解析

Mark Ferriss 等人（IBM T. J. Watson Research Center）在 2013 和 2014 年连续发表两篇 JSSC 论文，提出 dual-path type-II PLL 架构及 integral path self-calibration 方案，并将其演进为 hybrid PLL（模拟 P-path + 数字 I-path）。这是 hybrid PLL 概念的先驱工作，为后续 HPLL 研究奠定了架构基础。

基本信息

属性	2013 JSSC	2014 JSSC
标题	An Integral Path Self-Calibration Scheme for a Dual-Loop PLL	A 28 GHz Hybrid PLL in 32 nm SOI CMOS
作者	M. Ferriss, J.-O. Plouchart, A. Natarajan, A. Rylyakov, B. Parker, J.A. Tierno, A. Babakhani, S. Yaldiz, A. Valdes-Garcia, B. Sadhu, D.J. Friedman	M. Ferriss, A. Rylyakov, J.A. Tierno, H. Ainspan, D.J. Friedman
频率	20.1–26.7 GHz	23.8–30.2 GHz
工艺	32 nm SOI CMOS	32 nm SOI CMOS
期刊/卷	JSSC Vol.48 No.4	JSSC Vol.49 No.4
核心贡献	Integral path self-calibration + dual-path VCO 增益去敏	Hybrid PLL (analog P + digital I) + redundant number DAC

vs 已有来源定位

维度	Razavi PLL 教材	Ferriss 2013/2014
层次	教科书理论	工业界 mmWave 实践
架构	单路径 CP-PLL / DPLL	双路径（I-path + P-path 分离）
校准	无专门讨论	Integral path self-calibration
频率	通用	20–30 GHz mmWave
工艺	通用	32nm SOI CMOS

Paper 1: 2013 — Integral Path Self-Calibration

§II. Dual-Path PLL Review

双路径架构优势（vs 单路径 PLL）：

P-path VCO 增益去敏：

P-path 无长期记忆 → 锁定后工作在共模值 → 仅对 VCO 调谐曲线单点敏感
切换频率时，仅 I-path 电压需移动到新调谐点
P-path 的 ripple capacitor 电压保持恒定 → 高阶极点位置稳定
P-path CP 线性范围缩小（与频率调谐解耦）

I-path 增益仍敏感：

I-path 对 VCO $K_{V CO}$ 和电容非线性敏感 → 开环零点位置不确定 → 需校准

双路径噪声优势：

单路径 PLL 中 CP 噪声： $S_{ϕ, CP} \propto \overline{i_{n}^{2}} / I_{CP}^{2}$ （CP 电流增大则 LF 阻抗需等比减小以维持 TF）
双路径 PLL 中 I/P 路径增益可独立设置（通过调节 CP 电流比）→ 更易降低 CP 噪声贡献

§IV. Integral Path Self-Calibration

校准流程：

临时禁用 P-path（设 $K_{P} = 0$ ）
向 I-path 注入正/负相位阶跃
测量 PLL 瞬态响应（I-path 控制电压变化率）
从响应中提取 I-path 增益 $\propto I_{CP, I} \cdot K_{V CO}$
调整 I-path CP 电流使增益达标
重新启用 P-path

避免饱和：P-path 禁用后，校准阶跃不会推动 P-path 控制电压远离小信号工作点

实测结果：70 片 300mm wafer 测量，增益 peaking spread 从 2.4 dB → 1 dB

§V. 测量结果

锁定范围：20.1–26.7 GHz
Phase noise @10 MHz offset：-126.5 dBc/Hz (20.1 GHz), -124.2 dBc/Hz (24 GHz)

Paper 2: 2014 — 28 GHz Hybrid PLL

§I. Introduction

BB-PLL 的实际问题：

BBPD 硬非线性 → 频率/相位捕获慢、噪声事件恢复差（振铃）
BBPD 小信号增益 $\propto 1/ σ_{n o i se}$ → 参考时钟噪声变化导致环路增益不确定
在大型集成系统中（电源/衬底噪声耦合）表现差

TDC 方案局限：

Inverter-based delay line TDC 分辨率 ~ps 级
I/O-class 整数-N PLL 相位误差 ≤1 ps
Sub-ps TDC 需大量模拟内容（电容积分、时间放大器、stochastic TDC）

Hybrid PLL 提案：模拟 P-path（线性）+ 数字 I-path（BBPD），保持 DPLL 面积优势的同时保留模拟 PLL 线性特性

§II. Architecture Overview

双路径 PFD（单一模块产生两组输出）：

UP/DN PWM 信号 → 模拟 P-path
EARLY/LATE 信号 → 数字 I-path（经 Mutex 抗亚稳态）
共享相位决策基础设施 → 减小 P/I 路径相位偏移

Mutex 抗亚稳态：

功能：输入差 ≥ $V_{t h, N}$ 才传播输出
拒绝 NAND latch 未解决的逻辑电平
Muller C 元素产生异步复位

数字 I-path：

24-bit 数字积分器 → overflow/underflow 控制 redundant number DAC
Cascaded $ΣΔ$ 调制器驱动细调 varactor

Redundant Number DAC：

匹配要求介于 binary（严格）与 thermometer（宽松）之间
版图寄生效应 < thermometer → 增大调谐范围
直接在 VCO 中实现 DAC 功能

模拟 P-path：

Switched resistor 滤波器（简化版 CP-PLL P-path）
比例控制电压始终在共模附近（因积分功能已移除）

反馈分频：÷2 → ÷8 prescaler → ÷N → 反馈时钟

§III. 测量结果

锁定范围：23.8–30.2 GHz（6.4 GHz 调谐范围）
RMS jitter：199 fs（1 MHz–1 GHz 积分）
Phase noise @10 MHz：-110 dBc/Hz
面积：14 × 160 μm²（32 nm SOI）
功耗：31 mA from 1 V supply
Analog vs Digital P-path 对比实验验证

关键贡献总结

Dual-path type-II PLL 架构系统化了 I-path/P-path 分离的优势
Integral path self-calibration 方案使 VCO 增益变化去敏（2.4 dB → 1 dB spread）
Hybrid PLL（analog P + digital I）概念的首次完整提出
Redundant number DAC 直接嵌入 VCO → 减小匹配要求和版图寄生
Mutex 抗亚稳态 设计保证数字 I-path 鲁棒性

双向链接

概念页：

Hybrid PLL架构与技术 — §3.1, §4.1, §7.1-7.3
数字CMOS PLL架构与TDC-DCO设计 — DPLL 对照
PLL基本结构与传递函数 — Type-II 定义

实体页：

Mark Ferriss — 第一作者

其他来源：

Kim GRO-TDC Hybrid PLL 深度解析 — 继承 hybrid 架构，改进 I-path
Zhu Time-Based Integral Control PLL 深度解析 — 替代 I-path 实现

KnowledgeWiki

探索

Ferriss IBM 20-28GHz Dual-Path PLL 深度解析

关系图谱