Sharkia Type-I Sub-Sampling PLL 深度解析
Ahmad Sharkia 等人（UBC）提出 Type-I sub-sampling PLL + ADFLL 混合频率合成器，通过将 SS-PLL 从传统 Type-II 改为 Type-I（固有稳定）并用全数字 FLL 替代模拟 FLL，实现 100×100 μm² 超紧凑面积和 -255 dB FOM。
基本信息
| 属性 | 值 |
|---|---|
| 标题 | A Type-I Sub-Sampling PLL With a 100×100 μm² Footprint and -255-dB FOM |
| 作者 | A. Sharkia, S. Mirabbasi, S. Shekhar |
| 期刊 | IEEE JSSC, Vol.53, No.12, December 2018 |
| 工艺 | 65 nm CMOS |
| 频率 | 4.6–5.6 GHz |
| 面积 | 100×100 μm²（含 VCO 电感下全部电路） |
| 功耗 | ≤1.1 mW |
| Jitter | sub-200 fs RMS |
| FOM | -255 dB（peak @5 GHz）, -254 dB 全调谐范围 |
| 参考杂散 | -64.1 dBc @5 GHz |
PLL FOM 定义：
vs 已有来源定位
| 维度 | Razavi PLL 教材 | Ferriss 2014 HPLL | Sharkia 2018 |
|---|---|---|---|
| PD 类型 | PFD/CP 或 BBPD | BBPD (digital) + PFD (analog) | Sub-sampling PD |
| 环路类型 | Type-II | Type-II (hybrid) | Type-I (SS-PLL) + ADFLL |
| 稳定性 | 需补偿 | 混合稳定 | 固有稳定 |
| LF 面积 | 大 | 中 | 紧凑（无大电容） |
§II. Integer-N LC-PLL 架构对比
A. PFD-CP Type-II（经典架构）
优势：高 DC 增益（衰减 VCO 闪烁噪声）、零相位锁定（低杂散）、大频率锁定范围
劣势：
- 额外 DC 极点 → 相位裕度降低 90° → 固有不安定
- 需大 LF 电容（数十 pF，可与 VCO 电感面积相当）+ 串联电阻添加零点
- CP UP/DN 电流失配 → 需高增益 op-amp
- In-band PN 受 噪声放大限制 → BW 受限 → 面积/功耗增加
B. PFD-CP Type-I
优势：固有稳定（少一个积分器 → 90° PM 优势）→ 可用更小 LF 电容
5 大传统劣势：① 小环路增益 ② VCO 闪烁噪声抑制不足 ③ 有限锁定范围 ④ 大参考杂散 ⑤ 非零相位锁定
C. SS-PD-CP Type-II
优势：SS-PD 增益 （非 噪声放大）→ in-band PN 显著改善 → 允许更大 BW → 降低功耗
劣势：Type-II 不稳定 → 需大 LF 电容 + pulser；可能锁定到任意整数-N 谐波 → 需 FLL
§III. Type-I SS-PLL + ADFLL 混合频率合成器
核心创新
结合 Type-I PLL（固有稳定、小 LF）与 SS-PD（高增益、低 噪声放大），用 ADFLL 解决频率锁定不确定性。
Voltage-Mode SS-PD（兼作 LF）
- SS-PD 直接对 VCO 输出采样 → PD 输出 = VCO 摆幅的函数
- 紧凑 SS-PD 同时充当环路滤波器 → 无额外大电容
- 整个 SS-PD + LF 电路集成在 VCO 电感下方
All-Digital FLL（ADFLL）
- 替代传统模拟 PFD+CP FLL → 消除模拟 CP 设计挑战
- ADFLL 与 SS-PLL 共享 VCO 但独立控制端口 → 设计解耦
- 频率锁定后 ADFLL 进入静默 → 不干扰 SS-PLL 稳态运行
§IV-VI. 实验结果
| 参数 | 值 |
|---|---|
| 调谐范围 | 4.6–5.6 GHz |
| 功耗 | ≤1.1 mW |
| RMS jitter | sub-200 fs |
| FOM peak | -255 dB |
| 参考杂散 | -64.1 dBc |
| 面积 | 100×100 μm² |
关键贡献总结
- Type-I SS-PLL 首次实现（固有稳定 + sub-sampling 高增益 → 无需大 LF 电容）
- ADFLL 替代模拟 FLL → 全数字，设计解耦
- SS-PD 兼作 LF → 电路集成在 VCO 电感下 → 100×100 μm²
- -255 dB FOM 与 sub-200 fs jitter 达到当时整数-N PLL 最优水平
双向链接
概念页：
- Hybrid PLL架构与技术 — §5 (Sub-Sampling PLL)
- PLL基本结构与传递函数 — Type-I vs Type-II
- 环路滤波器与电荷泵PLL — 传统 Type-II CP-PLL 对照
其他来源：
- Yang Calibration-Free OPDTPNC PLL 深度解析 — 另一种实现紧凑 PLL + 低 jitter 的方案
- Ferriss IBM 20-28GHz Dual-Path PLL 深度解析 — 同期 mmWave PLL 设计