Chen 2016: Micropower Two-Step Incremental ADCs

来源: C.-H. Chen, Y. Zhang, T. He, G.C. Temes, “Micropower Incremental ADCs,” in Efficient Sensor Interfaces, Advanced Amplifiers and Low Power RF Systems (AACD 2015), Springer, 2016, pp. 23–43.

基本信息

项目	内容
作者	Chia-Hung Chen, Yi Zhang, Tao He, Gabor C. Temes (Oregon State University)
工艺	65 nm CMOS (2.5V I/O MOS, 1.2V 供电)
面积	0.2 mm²
功耗	10.7 µW
性能	DR=99.8 dB, SNDR=91 dB @ 250 Hz BW, FoM $_{S}$ =173.5 dB, FoM $_{W}$ =0.76 pJ/conv.
特点	硬件重用两步骤作将二阶 IADC 性能提升至接近三阶

核心贡献

本文提出两步式增量 ADC 架构，将 $N$ 阶 IADC 的模拟和数字硬件重用于第二步残差量化，使 $N$ 阶 IADC 获得接近 $(2 N - 1)$ 阶的性能。仅需额外定时控制，无需更多运放或量化器。

1. 二阶 IADC 时域分析

前馈型调制器（Fig. 1）

前馈架构的低失真特性使积分器仅处理整形后的量化噪声，降低运放线性度要求。

在转换结束（ $i = M$ ）时，状态方程：

U [M] + 2 i = 1 \sum M - 1 U [i] + K = 1 \sum M - 1 i = 1 \sum K - 1 U [i] + E [M] = V [M] + 2 i = 1 \sum M - 1 V [i] + K = 1 \sum M - 1 i = 1 \sum K - 1 V [i]

平均输入电压 $\overset{ˉ}{U}$ 定义为：

\overset{ˉ}{U} ≜ \frac{2}{M ( M + 1 )} j = 1 \sum M i = 1 \sum j U [i]

等效量化误差与 SQNR

二阶 IADC 的等效 LSB 量化误差：

E_{I A D C 2} = \frac{2}{M ( M + 1 )} \frac{V _{FS}}{L - 1}

有效位数 (ENOB) 和满幅 SQNR：

ENOB_{2} = lo g_{2} (\frac{V _{FS}}{E _{I A D C 2}})

SQNR_{2} = 6 + 20 lo g (M) + 20 lo g (L - 1)

推广到 $N$ 阶 IADC：

E_{I A D CN} \approx \frac{N !}{M ^{N}} \frac{V _{FS}}{L - 1}

SQNR_{N} \approx N \cdot 20 lo g (M) + 20 lo g (L - 1) - 20 lo g (N!)

SQNR 对比（单比特调制器，Fig. 2）：

OSR	$N = 1$	$N = 2$	$N = 3$	$N = 4$	$N = 5$
8	20 dB	40 dB	56 dB	68 dB	77 dB
32	32 dB	72 dB	103 dB	131 dB	156 dB
128	44 dB	104 dB	156 dB	-	-

IADC vs 常规 ΔΣ 优势

特性	IADC	常规 ΔΣ
多通道复用	$✓$ 易（周期复位）	困难（状态持续）
延迟	1 个 Nyquist 周期 $T_{N}$	$(L + 1) T_{N}$
Idle tone	概率极低	需注意
死区	零阈值附近存在	可通过 dither 消除
抽取滤波器	级联累加器/MAC	Sinc $^{L + 1}$ 或更复杂

2. MASH IADC

1-1 MASH IADC（Fig. 3）

基本原理：将两个一阶 IADC 级联，高精度量化第一个环路的残差。

与常规 MASH ΔΣ 的关键差异：

维度	常规 MASH ΔΣ	MASH IADC
误差抵消	需模拟 NTF 匹配	各环路计数独立
运放增益要求	高（90 dB+ for 16-bit）	宽松
复杂度	高	低（累加器代替 ECL）

3. 扩展计数混合方案

原理

前馈积分器在转换结束时存储残差电压（Fig. 4a），可被第二个 Nyquist 速率 ADC 进行精细量化：

V_{RES} = 积分器输出在转换结束时的残差

架构对比

方案	优点	缺点
IADC2 + SAR (Fig. 4b) [6]	高分辨率，能量效率好	末级积分器需驱动大电容
硬件共享扩展计数 (Fig. 5) [7]	复用硬件 → 面积/功耗小	输入需恒定
两步缩放 Zoom ADC [22]	FoM=182.7 dB (DC 测量)	输入需极稳定，不适用宽带
本文两步式	仅需定时控制，硬件完全复用	性能略低于真三阶

共享硬件方案（Fig. 5 [7]）

第一步：离散时间 IADC1 粗量化第二步：硬件重新配置为 10-bit 循环 ADC 进行细量化优势：通过硬件共享显著改善能效

4. 两步式增量 ADC（核心创新）

工作原理（Fig. 6）

第一步（ $M_{1}$ 个时钟周期，Fig. 6a）：电路作为常规 IADC2 运行。第二积分器（INT2）残差电压：

V_{RES} = W_{2} [M_{1}] = K = 1 \sum M_{1} - 1 i = 1 \sum K - 1 U [i] - K = 1 \sum M_{1} - 1 i = 1 \sum K - 1 D_{1} [i]

第二步（ $M_{2}$ 个时钟周期，Fig. 6b）：INT2 停止采样，作为保持放大器将 $V_{RES}$ 送入重新配置的一阶环路（IADC1 模式）。

(M_{2} - 1) V_{RES} + i = 1 \sum M_{2} - 1 E_{2} = i = 1 \sum M_{2} - 1 D_{2} [i]

组合输出与等效误差

两步完成后信号关系：

\overset{ˉ}{U} + \frac{2}{( M _{1} - 1 ) ( M _{1} - 2 ) ( M _{2} - 1 )} E_{2} = \frac{2}{( M _{1} - 1 ) ( M _{1} - 2 )} (j = 1 \sum M_{1} - 1 i = 1 \sum j - 1 D_{1} [i] + \frac{1}{M _{2} - 1} i = 1 \sum M_{2} - 1 D_{2} [i])

等效量化误差：

E_{21} = \frac{2}{( M _{1} - 1 ) ( M _{1} - 2 ) ( M _{2} - 1 )} \frac{V _{FS}}{L - 1}

最优 OSR 分配

设总 OSR $M = M_{1} + M_{2}$ ， $k = M_{1} / M_{2}$ ：

E_{21} \propto \frac{2}{M _{1}^{2} M _{2}} = \frac{2 ( k + 1 ) ^{3}}{k ^{2} M ^{3}}

求极值得最优 $k = 2$ ，即 $M_{1} = 2 M_{2} = 2 M /3$

最优 SQNR：

SQNR_{21, OPT} \approx 3 \cdot 20 lo g (M) + 20 lo g (L - 1) - 20 lo g (6) - 20 lo g (9/4)

与真三阶 IADC3 对比：

SQNR_{3} \approx 3 \cdot 20 lo g (M) + 20 lo g (L - 1) - 20 lo g (6)

两步式 IADC2 比 IADC3 低约 7 dB（即约 1 bit），但比常规 IADC2 高 27 dB（约 4.5 bit）！

推广到更高阶

将两步式应用于 $N$ 阶 IADC → 性能接近 $(2 N - 1)$ 阶：

基础阶数	两步后等效	OSR 比
2 (IADC2)	~IADC3	$M_{1} : M_{2} = 2 : 1$
3 (IADC3)	~IADC5	$M_{1} : M_{2} = 3 : 2$

多步扩展（Fig. 9）

三步 IADC2 原理：每一步配置为 IADC2 运行不同 $M_{i}$ 周期，INT 和 INT’ 交换角色存储残差。三步后可获得近 6 阶噪声整形。

5. 电路实现

SC 电路（Fig. 10）

模块	参数
工艺	65 nm, 2.5V I/O MOS（1.2V 供电）
电荷泵	NMOS 栅压倍压（Fig. 10c）
第一积分器采样电容	8 pF (kT/C 噪声要求)
第二步采样电容	0.4 pF（降低 INT2 负载）
比较器	5 电平（电阻串产生参考电压）
参考电压发生器	传统电阻串
采样频率	96 kHz
Chopping	48 kHz，中间相位切换，残余噪声低

时序控制（Fig. 11）

信号	功能
$S_{1}, S_{2}$	第一步两相非交叠时钟（128 周期）
$X_{1}, X_{2}$	第二步两相时钟（64 周期）
$Φ_{C H OP}$	开关频率 48 kHz
$RS T_{1}, RS T_{2}$	第一/二步复位信号
底极板采样	使用延迟时钟 $Φ_{1 d}, Φ_{2 d}$

运放增益要求

（Fig. 10d）SQNR 在运放 DC 增益 > 70 dB 时几乎无退化。两步式结构中，运放增益要求远低于传统 MASH IADC 和常规 IADC3。

频率/噪声考虑

信号带宽 1–250 Hz → 对 flicker noise 敏感
输入对管 chopping 降低 1/f 噪声
输入端 chopping 开关在输出 chopping 开关前关断，减少信号相关电荷注入

6. 测试结果

频谱测量（Fig. 12）

小信号（ $100 μ V_{PP}$ ， $- 87.6$ dBFS，170 Hz）：

第一步：SNDR 受限
两步后：SNDR 提升 10.3 dB
噪声底下降约 10 dB

大信号（ $2.2 V_{PP}$ ， $- 0.76$ dBFS，17 Hz）：

第一步 SNDR：84.7 dB
两步后 SNDR：91 dB
限制因素：谐波失真（HD3 为主）

DWA 与 Chopping 效果（Fig. 13）

条件	SNDR (@ $1 V_{PP}$ , $- 6.8$ dBFS)
DWA off	75.8 dB
DWA on	84.6 dB（+8.8 dB）
Chopper off	受 1/f 噪声限制
Chopper on	低频噪声降低 11 dB

性能总结（Table 1）

参数	本文	[27] 13’ESSCIRC	[21] 10’TCAS-I	[6] 10’JSSC	[26] 13’ISSCC	[10] 06’JSSC
架构	IADC2+两步	IADC1+SAR	SAR+IADC1	IADC2+11bSAR	IADC2	IADC3
CMOS	65 nm	0.6 µm	0.18 µm	0.18 µm	0.16 µm	0.6 µm
面积	0.20 mm²	1.64	0.50	3.5	0.45	2.08
供电	1.2 V	3.3	2	1.8	1	3
DR	99.8 dB	84.6	73	90.1	81.9	120
SNDR	90.8 dB	70.7	72	86.3	81.9	120
BW	250 Hz	9.75 k	11.5 M	500 k	667	7.5
功耗	10.7 µW	64 µW	48 mW	38.1 mW	20 µW	300 µW
FoM $_{W}$	0.76 pJ	1.17	1.02	1.46	1.48	24.46
FoM $_{S}$	173.5 dB	166.4	156.8	161.3	157.1	164.0

Walden FoM： $FoM_{W} = \frac{P}{2 ^{ENOB} \cdot 2 BW}$

Schreier FoM： $FoM_{S} = DR + 10 lo g (\frac{BW}{P})$

7. 结论

两步式 IADC 通过将 $N$ 阶 IADC 的硬件重用于第二步残差量化，获得接近 $(2 N - 1)$ 阶的噪声整形性能
额外代价极小：仅需简单定时控制逻辑，无需额外运放或量化器
运放增益要求低至 70 dB 即可满足 100 dB SNR，有利于低电压设计
65 nm CMOS 原型芯片：DR 99.8 dB, SNDR 91 dB, 功耗 10.7 µW, 面积 0.2 mm²
FoM 指标均处于 IADC 领域的最佳水平
两步式原理可进一步扩展到三步乃至更多步操作

关键公式速查

公式	含义
$SQNR_{N} \approx N \cdot 20 lo g (M) + 20 lo g (L - 1) - 20 lo g (N!)$	$N$ 阶 IADC 满幅 SQNR
$E_{21} = \frac{2}{( M _{1} - 1 ) ( M _{1} - 2 ) ( M _{2} - 1 )} \frac{V _{FS}}{L - 1}$	两步 IADC 等效量化误差
$k_{o pt} = 2 \Rightarrow M_{1} = 2 M_{2} = 2 M /3$	两步最优 OSR 分配
$FoM_{S} = DR + 10 lo g (BW / P)$	Schreier FoM (dB)
$FoM_{W} = P / (2^{ENOB} \cdot 2 BW)$	Walden FoM (J/conv.)

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