系统级电源管理与睡眠模式效率

Hu/Ismail (2011) 从系统级视角分析电源管理，提出 sleep mode 效率主导系统总体能效 的核心论断。对低占空比电池供电应用（IEEE 802.15.4/Zigbee，>99.9% sleep time），系统效率瓶颈不在 active mode 而在 sleep mode。本页整合 Ch.1-2 的系统级分析框架与量化方法。

前置知识：LDO稳压器设计技术、偏置电路与电流基准 来源：Hu CMOS High Efficiency On-chip Power Management 深度解析

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1. 绿色电子与电源管理 IC 设计框架

1.1 绿色电子四维视角

维度	含义	本书关联
绿色设计	能效提升的创新电路/架构	核心聚焦
绿色制造	无铅/RoHS 工艺	不涉及
绿色使用	Power management features（休眠/降频）	Ch.2 sleep mode 分析
绿色回收	e-waste 减少、资源再利用	不涉及

1.2 绿色电子微系统架构

三层结构（Fig.1.4）：

• 能源层：Li-Ion 电池、AC/USB、能量采集（热电/光伏/静电/RF）、燃料电池
• 应用层：CPU/MCU + Memory + I/O + Analog + Radio + ADC/DAC + 传感器
• 电源管理层：Boost/Buck converter + Battery charger + LDO → 系统效率瓶颈所在

关键论断：高效系统必有高效电源管理方案。电源管理虽不直接提供功能，但决定全系统能效。

1.3 电源管理 IC 设计三大挑战

挑战	要求	设计含义
高效率	self-efficient（变换器本身高效）+ system-efficient（最大化系统效率）	LDO 拓扑优于 HDO；支持多种 power mode
全片上	最少外部元件 + 最小芯片面积	Capacitor-free LDO；片上电感（如有）
CMOS 兼容	主流 CMOS 工艺集成	避免 BiCMOS/BiPolar 独立工艺

1.4 电源管理八角图

8 维设计空间（Fig.1.5，类比 Razavi 模拟设计八角图）：

效率 — 功率 — 片外元件 — 电池电流 — 稳定性 — 调节 — 电源电压 — 电源抑制

vs 模拟设计八角图（gain/speed/power/linearity/noise/area/I-O range/supply）：电源管理独有 效率 和 片外元件 维度。

1.5 跨学科特征

电源管理 IC = VLSI 技术 + 电力电子原理：

• 电感储能：$e_L=\frac{1}{2}L{I}^2$
• 电感电压：$V_L=L\frac{d{i}_L}{dt}$
• RFIC 用电感做谐振/匹配（$f=1/(2\pi \sqrt{LC})$），PMIC 用电感做能量存储

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2. 系统级电源管理金字塔

三层协同（Fig.2.1）：

2.1 System Software

• 实时任务调度器（Pillai & Shin 2001）：monitor workload → adaptive scheduling → meet deadlines
• 重载：boost power/performance；空闲：reduce consumption
• 调节方式：autonomous 或 OS/user intervention

2.2 SoC Architecture

Power domain division：复杂 SoC 分为多个独立供电域

• 例：OMAP3430 分 4-5 域（MCU core / DSP core / GPU / Peripherals / Always-on）
• 各域独立配置电压和泄漏控制（power gating）

DVFS（Dynamic Voltage and Frequency Scaling）：

• 任务处理时间：$T=N/f$
• 动态功耗：$P_{dyn}=C{V}_{DD}^{2}f$
• 关键洞察：降频 $f$ 减少 power 但不减少 energy（$E=NC{V}_{DD}^2$ 不变）→ 必须 同时降压 $V_{DD}$
• 目标：“just in time” 执行——所有任务恰好按时完成，消除 slack period

AVS（Adaptive Voltage Scaling）：

• Ring oscillator 传感器自监测振荡频率/环路延迟
• 检测工艺偏差、温度变化、器件老化
• 微调供电电压补偿偏差（fine-tune 版 DVFS）

Memory retention：sleep mode 下维持 SRAM 数据的最低电压 $V_{DD,min}$

2.3 Silicon IPs

两类必需 IP：

1. 可变输出电源变换器：multiple/variable-output DC-DC、fast reference tracking DC-DC
2. 可配置子系统：多 OPP 处理器、multi-$V_{th}$ CMOS（low-$V_{th}$ 高性能 + high-$V_{th}$ 低泄漏）

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3. Sleep Mode 效率主导性

3.1 核心论断

对低占空比电池供电应用（IEEE 802.15.4/Zigbee SoC）：

• 99.9% 时间处于 sleep mode，仅周期性唤醒数 ms 检查传感器/轮询 radio

• 平均功耗趋近 sleep mode 功耗：$I_{avg}\approx I_{sleep}$（duty cycle ≪ 10%）
• 结论：提升 sleep mode 效率比提升 active mode 效率更有效

3.2 Sleep Mode 电流组成

$I_{cc,sleep}=I_{q,always-on}+I_{leak,retention}$

• Always-on $I_q$：POR / BoD / sleep timer / memory retention 电路的偏置/静态电流
• Retention leakage：SRAM 数据保持的亚阈值泄漏 + 栅极泄漏

3.3 泄漏电流模型

亚阈值泄漏（Narendra & Chandrakasan 2005）：

$$I_{sub}=\frac{W}{L}{I}_t\exp \left(\frac{V_{gs}-V_{th}}{n{V}_T}\right)\left[1-\exp \left(-\frac{V_{DS}}{V_T}\right)\right]$$

• $I_{sub}$ 对 $V_{DD}$ 呈指数依赖 → 降低 $V_{DD}$ 最有效
• $I_{gate}$ 和 $I_{GIDL}$ 也随 $V_{DD}$ 降低而减少

泄漏降低技术：

• Power gating：切断供电 → 面积/设计开销
• DVS：降低 $V_{dd}$ → sleep mode wake-up latency 问题
• Body biasing：调节 $V_{th}$ → 随工艺缩放效果减弱（DIBL 恶化）

3.4 泄漏-供电对数线性模型

经验公式（基于 65 nm ultra-low-power SRAM 实验数据）：

$$\log (I_{LEAK}/\text{bit})=k\cdot V_{DD}$$

参数提取（Wang et al. 2008）：

• $(20\text{ pA/bit},1.2\text{ V})$ 和 $(2.8\text{ pA/bit},0.5\text{ V})$
• $\hat{k}=(k_1+k_2)/2=2.38$

16 KB SRAM 总泄漏：

$$I_{LEAK}=8\times 16\text{K}\times \exp (2.38\cdot V_{DD})\text{ pA/bit}$$

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4. Power Chain 分析与优化

4.1 商用 SoC Power Chain 对比

SoC	工艺	Sleep mode chain	Active mode chain
STM32W108（ST）	0.18 μm	LDO 1.8V（analog/RF/mem）+ LDO 1.25V（CPU）	同
CC253x（TI）	—	单 LDO 1.8V（或 bypass 直连电池）	同
MC1322x（Freescale）	—	LDO only（Buck 禁用）	Buck + LDO 串联

共同问题：sleep mode power chain 仅含 LDO（效率 ${\eta }_{LDO}=V_{out}/V_{in}$），即使有 DC-DC 也在 sleep mode 被 bypass。

4.2 DC-DC 替代 LDO 省电分析

LDO power chain（理想 LDO，$I_Q=0$）：

$$I_{BATT}^{LDO}=I_{LEAK}+I_Q\approx I_{LEAK}$$

DC-DC power chain（效率 $\eta$）：

$$I_{BATT}^{DCDC}=\frac{V_{DD}\cdot I_{LEAK}}{\eta \cdot V_{BATT}}$$

量化结果（3V Li-Ion, 16KB SRAM, always-on 0.5 μA）：

$V_{DD}$	LDO $I_{BATT}$	60% DC-DC $I_{BATT}$	节省
1.2 V	2.74 μA	2.00 μA	27%
0.9 V	1.60 μA	1.04 μA	35%
0.5 V	0.93 μA	0.62 μA	33%

关键洞察：

• 30% DC-DC 仅在 $V_{DD}<0.9$V 时优于 LDO（因 LDO 效率随 drop-out 减小而提升）
• 60% DC-DC 在全 $V_{DD}$ 范围（0.5-1.2V）均节省 20-35% 电池电流
• 90% DC-DC 进一步改善，但轻载高效 DC-DC 设计极具挑战（→ Ch.4 Long-Sleep Model）

差异定位：Rincon-Mora 和 Ivanov 聚焦 LDO 电路级设计（频率补偿/瞬态/多环路），不涉及系统级电源管理方案。Hu 的贡献在于 系统级视角：证明 sleep mode 效率（而非 active mode）是低占空比应用的瓶颈，并量化 DC-DC 替代 LDO 的省电潜力。这一分析框架适用于任何低 duty-cycle 电池供电 SoC。

关联页：电容无LDO与开关变换器轻载效率（Hu Ch.3-4 电路级设计）| LDO稳压器设计技术（Rincon-Mora/Ivanov LDO 设计）

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双向链接

本文链接到

• LDO稳压器设计技术 — LDO 电路级设计
• 电容无LDO与开关变换器轻载效率 — DC-DC 轻载效率设计
• 偏置电路与电流基准 — 电流基准/偏置基础

链接到本页

• Hu CMOS High Efficiency On-chip Power Management 深度解析 — 来源页

相关实体

• John Hu — 作者
• Mohammed Ismail — 合著者/指导教授