两步式增量ADC架构

两步式增量 ADC 将同一模数转换硬件分时复用为粗量化和细量化两步，使二阶 IADC（IADC2）的性能接近三阶 IADC（IADC3），而功耗几乎不变。由 Chen/Temes 等在 AACD 2015 提出。

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核心思想

增量 ADC 中，前馈环路滤波器在转换结束时将残差电压存储在最后一级积分器输出端。利用这一残差，可以通过重配置硬件进行二次细量化：

• 第一步（$M_1$ 周期）：IADC2 粗量化，残差 $V_{\text{RES}}$ 存于 INT2
• 第二步（$M_2$ 周期）：INT2 转为保持放大器，INT1 复位后采样 $V_{\text{RES}}$，电路重配为 IADC1 进行细量化

噪声整形性能

两步式 IADC2 的 SQNR：

$${\text{SQNR}}_{2\text{-step}}\approx 3\cdot 20\log (M)+20\log (L-1)-20\log (6)-20\log (9/4)$$

与 IADC3 相比仅低约 7 dB，但无需额外运放（硬件复用）。最优 OSR 配比为 $M_1:M_2=2:1$。

推广到高阶

该思想可推广：IADC$N$ 两步操作可实现接近 IADC$(2N-1)$ 的性能。三阶 IADC3 两步操作接近 IADC5 性能。

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芯片验证

• 工艺：65nm CMOS（2.5V I/O 器件，1.2V 供电）
• 架构：二阶两步式 IADC，5 级量化器
• OSR：128 + 64 = 192
• 带宽：1–250 Hz
• 动态范围：99.8 dB
• 峰值 SNDR：91 dB
• 功耗：10.7 µW
• FoM：0.76 pJ/conv.step (Walden), 173.5 dB (Schreier)
• 面积：0.2 mm²（已发表最小）
• 关键技术：Chopping（1/f 噪声抑制）、DWA（DAC 失配整形）、电荷泵升压开关

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与现有概念的关系

• 增量型ΔΣ转换器 — IADC 基础
• Smart-DEM算法用于增量ADC — 另一篇 AACD 论文，互补技术
• Temes 增量型ADC理论 — Temes 在 IADC 领域的理论奠基

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来源

• Makinwa 2016 AACD Efficient Sensor Interfaces 深度解析 — Ch02: Micropower Incremental ADCs (Chen et al.)