Smart-DEM算法用于增量ADC

Smart-DEM（Smart Dynamic Element Matching）算法是针对多比特增量型 ADC 的专用动态元件匹配技术，通过考虑 DAC 单元失配误差的注入时间权重，与传统 DEM 相比可实现显著的线性度改善。由 Bonizzoni/Liu/Maloberti 在 AACD 2015 提出，论文收录于 Makinwa 编著的《Efficient Sensor Interfaces, Advanced Amplifiers and Low Power RF Systems》。

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核心原理

增量 ADC 中 DAC 失配的时间权重特性

在增量型 ADC 中，每一次转换开始时积分器被复位。DAC 单元失配误差在第 $k$ 个时钟周期注入的 权重 取决于它在积分链中的累积方式：

• 二阶 IADC（带延迟积分器）：$W_{2\text{-ord}}(k)=N-k-1$
• 三阶 IADC：$W_{3\text{-ord}}(k)=\frac{(N-k-1)(N-k-2)}{2!}$
• L 阶 IADC：$W_{L\text{-ord}}(k)=\frac{(N-k-1)(N-k-2)\cdots (N-L)}{L!}$

其中 $N$ 为每样本总时钟周期数。

算法流程

1. 初始化：转换开始前将所有 DAC 单元的累计权重 $W_i$ 置零
2. 选择：每时钟周期，选择具有最小累计权重的单元（根据当前数字输出 $D_{\text{out}}$ 决定所需单元数）
3. 更新：计算当前周期的权重 $W(k)$，累加到所选单元
4. 排序：对权重数组排序，大值上移
5. 归一化：必要时从所有权重中减去最小值，防止硬件溢出
6. 结束：$N$ 个周期后转换完成

与 DWA 的关键区别

特性	传统 DWA	Smart-DEM
权重策略	循环轮转，无时间权重	精确计入注入时间权重
二阶 IADC INL(@0.8%失配)	4.3 LSB	< 0.5 LSB
实现复杂度	低	中（需 FSM + 排序网络）
适用范围	ΣΔ ADC	增量 ADC（权重可预测）

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芯片验证

• 工艺：0.18–0.5 µm 混合 CMOS
• 架构：二阶 3-bit 增量 ADC（数字前馈）
• 性能：17-bit ENOB @ 5 kHz 带宽，256 时钟/样本
• 功耗：280 µW（模拟 200 µW + 数字 80 µW）
• FoM：174.95 dB (Schreier), 260 fJ/conv-step (Walden)
• DNL：±0.8 / 1 LSB @ 18-bit
• SDEM 面积：仅占有效面积的 6%

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与现有概念的关系

• 增量型ΔΣ转换器 — IADC 基本理论
• 失配整形与多bit ΔΣ调制器 — DEM 技术的广义框架
• Temes 增量型ADC理论 — IADC 的数学基础

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来源

• Makinwa 2016 AACD Efficient Sensor Interfaces 深度解析 — Ch01: Smart-DEM for Energy-Efficient Incremental ADCs (Bonizzoni et al.)