ESD模拟电路设计导论

概述

Ch.1 为全书奠定基础，阐述了模拟电路 ESD 设计区别于数字电路的核心差异，建立了全书使用的关键术语和定义体系。本书将 ESD 保护视为集成电路的一种 额外功能规格 ——类似于其他正常工作参数，需要通过内部电路与 ESD 防护网络的协同设计（co-design）来实现。

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§1.1 模拟与数字在ESD设计中的差异

核心差异

从 ESD 设计视角，模拟和数字电路存在根本性差异：

维度	数字电路 ESD	模拟电路 ESD
网络独立性	ESD pad ring 与内部电路可分离	ESD 网络与内部电路不可分离
pin 连接	每个 pad 单一连接到内部电路	多个连接到内部电路节点
设计方法	统一化、形式化、可复用库	定制化、因电路而异
自保护	通常不依赖	常利用内部器件自保护能力
pin 数	数百 pin	小尺寸 3-5 pin
ESD 面积占比	~1 pad/pin	可超 50% 芯片面积
工艺	先进 CMOS 90-32nm	成熟 0.13-1μm + BCD

模拟电路ESD的关键挑战

• 多连接路径：模拟 pad 可能通过多个连接进入内部电路，包括功率器件的大漏-栅电容耦合
• “潜行”电流路径：ESD 事件中内部电路可能开启，形成意外的放电路径
• 窄设计窗口：模拟 pin 的正常工作电压范围与 ESD 钳位电压窗口重叠，安全裕量小
• 面积约束：小 pin 数产品中 ESD 面积占比极高，需要紧凑型解决方案

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§1.2 关键定义体系

ESD 防护网络（ESD Protection Network）

ESD 防护网络可理解为一种 脉冲功率电路（pulsed power circuit），它与内部功能电路共存于芯片中：

• 主要功能：为每一个 pin-to-pin 组合提供高电流路径，同时在 ESD 时间域内将电压限制在脉冲安全工作区（pulsed SOA）之下
• 与内部电路的关系：ESD 网络可以全部由外围器件构成，也可以部分复用内部功能电路组件
• 协同设计：ESD co-design 的目标是最小化 ESD 网络对理想电路性能的影响

ESD 设计层级

本书采用 五级递进 的设计层次：

Level 1: 半导体结构（Semiconductor Structures）       → Ch.2
Level 2: 集成标准与ESD器件（Integrated Devices）       → Ch.3
Level 3: ESD钳位电路（ESD Clamps）                     → Ch.4
Level 4: ESD防护网络（ESD Protection Networks）        → Ch.5
Level 5: 产品级电路保护（Signal Path/Power Mgmt/System）→ Ch.6-8

ESD 时间域（ESD Time Domain）

• ESD 脉冲特征时间远短于正常工作信号
• 大多数电导调制过程可视为 绝热过程（adiabatic）——产生的热量局限在极小区域（~1μm）
• 这简化了器件级热分析：等温近似在 ESD 时间域有效

ESD 保护窗口（ESD Protection Window）

ESD 钳位电路的伏安特性必须满足以下约束链：

$$V_{DD,nom}+\Delta V_{margin}<V_{trigger}<V_{clamp}<V_{fail,circuit}$$

其中 $V_{DD,nom}$ 为正常工作电压，$V_{trigger}$ 为钳位触发电压，$V_{clamp}$ 为钳位电压，$V_{fail,circuit}$ 为被保护电路的失效电压。

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模拟ESD设计方法论

五级递进设计法

半导体结构物理（Ch.2）
    ↓ 形成器件
集成工艺中的ESD器件（Ch.3）
    ↓ 组合成电路
ESD钳位电路设计（Ch.4）
    ↓ 集成为网络
ESD防护网络设计（Ch.5）
    ↓ 应用于产品
信号路径/电源管理/系统级（Ch.6-8）

设计流程要点

1. 初始评估：识别 pin 类型（模拟信号/电源/数字接口/高速）
2. 确定 ESD 规格：选择 HBM/CDM/系统级目标
3. SOA 窗口分析：确定每个 pin 的脉冲 SOA 边界
4. 器件选择：从工艺可用器件池中选择”免费”或专用 ESD 器件
5. 钳位设计：构建满足触发/保持/浪涌要求的钳位电路
6. 网络组装：配置轨基或局部钳位网络，验证所有 pin-pin 组合
7. 协同验证：考虑内部电路可能的潜行路径

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与 Voldman 方法的对比

维度	本书方法	Voldman 方法
起点	模拟电路设计视角	器件物理视角
内部电路角色	ESD 网络的组成部分	需要被隔离的对象
设计策略	定制化、案例驱动	形式化、库驱动
仿真方法	DECIMM™ 混合模式（紧凑模型）	TLP + SPICE
适用场景	小 pin 数、多电压域、混合信号	高 pin 数数字/SoC

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相关公式

ESD 保护窗口约束

$$V_{DD}+V_{margin}<V_{t1}<V_{clamp}<V_{BD,circuit}$$

脉冲 SOA 时间依赖

$$I_{t2}\propto t_{pulse}^{-1/2}\text{(Wunsch-Bell 关系)}$$

钳位电压

$$V_{clamp}=V_{hold}+I_{ESD}\times R_{on}$$

其中 $V_{hold}$ 为保持电压，$R_{on}$ 为导通电阻，$I_{ESD}\approx 1.33\text{A}$（2kV HBM）。

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关键概念清单

• ✅ ESD 防护网络 = 脉冲功率电路
• ✅ 模拟 ESD 的”不可分离”特性
• ✅ ESD co-design 概念
• ✅ 五级设计层次
• ✅ ESD 保护窗口约束链
• ✅ 绝热近似条件
• ✅ “免费” ESD 器件（free device）

关联页面

• 本书：ESD Design for Analog Circuits 深度解析
• 后续概念：ESD电导调制机制、ESD保护器件_TVS二极管GGNMOS、ESD电源钳位电路设计
• 同级参考：ESD基础概念与设计原则（Voldman 视角）