CT-ΣΔ调制器电路实现技术

Maloberti §7.3-§7.5 的特色在于从电路实现角度深入 CT-ΣΔ 调制器：涵盖 MOSFET-C/Gm-C/电流模三种积分器拓扑的详细分析、抖动功率的精确公式推导、DT→CT 脉冲不变变换的完整步骤、带通 ΣΔ 的变换实现，以及 ΣΔ DAC 的双 RTZ 技术。

1. SNR 增强技术（§7.1）

1.1 截断法消除多 bit DAC 线性度瓶颈

多 bit ΣΔ 调制器中，ADC 可用多 bit（高 SQNR），但反馈 DAC 受单元匹配限制。SNR 增强技术使用 n-bit ADC + m-bit DAC（m < n）：

通过截断 n-bit 输出为 m-bit，差值在数字域补偿：

Y_{1} = X \cdot STF + ε_{Q, m} \cdot NTF

Y_{2} = Y_{1} - ε_{Q, m} + ε_{Q, n}

Y_{2} \cdot NTF + Y_{1} (1 - NTF) = X \cdot STF + ε_{Q, n} \cdot NTF

匹配要求：模拟 NTF 与理想 NTF 的偏差必须 < $2^{- (n - m)}$ 。

1.2 数字 ΣΔ 辅助增强

在截断器前插入数字 ΣΔ 调制器，对截断误差 $ε_{T}$ 进行预整形：

Y_{1} = Y + ε_{T} (1 + z^{- 1})^{p}

当 $p \geq$ 调制器阶数时， $ε_{T}$ 贡献可忽略。额外注入与积分器传递函数匹配的校正信号可实现完全抵消。

2. CT 积分器实现拓扑（§7.3.2）

2.1 MOSFET-C 积分器

用工作在线性区的 MOS 管替代传统电阻，栅压 $V_{C 1} / V_{C 2}$ 调谐等效电阻：

交叉耦合结构补偿非线性
调谐范围：±20-30%（覆盖工艺角变化）
适用 SFDR：中等（受 MOS 线性度限制）
片上 PLL 调谐环：匹配的参考积分器锁定时间常数至 $f_{c l k}$

设计约束：

MOS 管须保持在线性区（ $V_{D S} ≪ 2 (V_{GS} - V_{T})$ ）
共模电压选择影响线性范围
功耗低于 SC 方案（无高频开关活动）

2.2 Gm-C 积分器

源极退化差分对

G_{m} = \frac{g _{m}}{2 + R _{s} g _{m}}, g_{m} = 2 μ C_{o x} \frac{W}{L} I_{B}

折中：

$R_{s} g_{m}$ 大 → 线性度好（ $G_{m}$ 接近 $1/ R_{s}$ ）→ 调谐能力差（改变偏置 $I_{B}$ 对 $G_{m}$ 影响小）
$R_{s} g_{m}$ 小 → 调谐范围大 → 线性度差（HD3 恶化）

线性区 MOS 跨导器

MOS 管工作在线性区，漏电压 $V_{d}$ 控制：

I_{o u t \pm} = I_{o u t, q} \pm μ C_{o x} \frac{W}{L} V_{d} V_{in}

调节 $V_{d}$ 调谐 $G_{m}$ （同时改变静态电流）
保持 $V_{d}$ 小 + $V_{c m}$ 大以维持线性区
低 $G_{m}$ 绝对值，对 $V_{d}$ 噪声敏感

2.3 电流模积分器（低压低功耗方案）

交叉耦合电流镜结构，无需运放、无需虚地：

H_{I} (s) = \frac{1}{1 + s C / g _{m}}

差分输入输出：

I_{d, o u t} = \frac{I _{d, in}}{s C / g _{m}}

优势：

极低电源电压（无输出摆幅限制）
高速（无反馈引入的极点）
低功耗（无静态偏置支路）

局限：

仅支持电流输入/输出，需要 V/I 转换
线性度受电流镜匹配限制

2.4 时间常数调谐

CT 积分器的 RC 或 $C / g_{m}$ 受工艺偏差影响大（±20-30%），必须调谐：

调谐方法	原理	精度	额外开销
PLL 主-从调谐	参考 VCO 锁定至 $f_{c l k}$ ，控制电压镜像至主积分器	中等	PLL + 匹配
电容阵列	二进制加权电容组开关切换	高（取决于步长）	数字逻辑 + 开关
外部电阻	片外精密电阻设定时间常数	最高	额外引脚 + 封装成本

3. CT-ΣΔ 时钟抖动分析（§7.3.1）

3.1 抖动误差机制

CT-ΣΔ 中反馈 DAC 脉冲的边沿抖动导致反馈电荷误差。NRZ 脉冲的每个 0→1 或 1→0 转换产生误差脉冲：

0→1 转换延迟 $δ t_{j, 1}$ → 正误差脉冲 $+ 2 V_{re f}$ 持续 $δ t_{j, 1}$
1→0 转换延迟 $δ t_{j, 2}$ → 负误差脉冲 $- 2 V_{re f}$ 持续 $δ t_{j, 2}$

3.2 抖动噪声功率

假设抖动 $σ_{ji}$ 为高斯分布，转换占比 $α_{t r}$ （给定输入信号的 0→1 或 1→0 转换比例）：

P_{ji t} = 4 α_{t r} \cdot \frac{2 V _{re f}^{2} σ _{ji}^{2}}{T}

关键特性和对比：

特性	CT-ΣΔ（NRZ）	DT-ΣΔ（SC）
抖动敏感度	高（ $P_{ji t} \propto 1/ T$ ）	低（采样时刻抖动）
与 OSR 关系	无关（带内功率固定）	随 OSR 增加降低
NRZ vs RZ	NRZ 更好（ $α_{t r}$ 更小）	N/A
缓解方案	FIR DAC、SC DAC、多 bit	低抖动 PLL

设计指导：

CT-ΣΔ 中抖动是区别于 DT 的关键限制
多 bit 可降低步高 → 降低 $V_{re f}$ 等效值 → 降低 $P_{ji t}$
FIR DAC 通过多抽头分散反馈能量 → 降低单脉冲幅度
SC DAC 用电荷包替代电流脉冲 → 抖动免疫

4. DT→CT 脉冲不变变换（§7.3.3）

4.1 变换框架

设计 CT-ΣΔ 的标准方法：

在 $z$ 域设计 DT 调制器 NTF
计算 DT 环路滤波器 $L_{D T} (z) = 1/ NTF (z) - 1$
通过脉冲不变变换求 $L_{CT} (s)$ ：

### 4.2 DAC 脉冲形状的影响 $H_{DAC}(s)$ 取决于 DAC 脉冲形状： | 脉冲类型 | $H_{DAC}(s)$ | 特点 | |---------|:-----------:|------| | NRZ（全周期） | $(1 - e^{-sT})/s$ | 低抖动敏感度，常用 | | RZ（半周期） | $(1 - e^{-sT/2})/s$ | 高抖动敏感度，消除 rise/fall 失配 | | SCR（开关电容） | $C_{DAC}\cdot e^{-sT_d}$ | 抖动免疫，精度高 | ### 4.3 直接综合法 也可直接在 $s$ 域设计 $L_{CT}(s)$ 而无需 DT 中介： - 对 NRZ/RZ DAC 脉冲矩约束 - 优化 NTF 零点位置在 $s$ 域 - 处理 ELD 和内反馈路径 - 优势：避免 IIT 近似误差 ## 5. 带通 ΣΔ 实现（§7.4） ### 5.1 $z^{-1} \to -z^{-2}$ 变换 二阶低通 → 四阶带通（$\Omega_0 = \pm\pi/2$，$f_{BP} = f_s/4$）： 每个延迟 $z^{-1}$ 被替换为 $-z^{-2}$：

\frac{z^{-1}}{1 - z^{-1}} \to \frac{-z^{-2}}{1 + z^{-2}}

### 5.2 两路交织实现 $-z^{-2}$ 延迟通过两路径交替处理实现： - 上路径处理奇样本 - 下路径处理偶样本 - 每路径工作在半时钟频率（功耗约 1/4） 时域方程：

R’(n+1) = P(n-1) + R’(n-1)

R’(n+2) = P(n) + R’(n)

每隔 2 个周期反转符号实现 $-z^{-2}$ 中的负号。 ### 5.3 关键实现挑战 | 挑战 | 描述 | 缓解 | |-----|------|------| | 减法替代加法 | 变换后积分器需减法 | 全差分交叉连接实现 ±1 调制 | | $z^{-2}$ 延迟 | 两周期延迟的模拟实现 | 两路交织 | | 路径失配 | 奇偶路径失调/增益差 | 精心版图匹配 | | 非整数变换 | 非 $\pm j$ 的零点需要非整数电容 | 较少使用通用变换 | ## 6. ΣΔ DAC 与双 RTZ 技术（§7.5） ### 6.1 ΣΔ DAC 架构 数字插值 → 数字 ΣΔ 调制 → 低分辨率 DAC → 重建滤波器 ### 6.2 重建滤波器噪声约束 对于 1-bit ΣΔ DAC，重建滤波器噪声必须低于带内量化噪声：

V_{n,R}^2 = 4kTRf_B, \quad V_{n,SC}^2 = \frac{2kT}{OSR \cdot C}

**设计示例**：SNR = 110 dB，$f_B = 20$ kHz，$V_{FS} = 2$ V - 允许最大噪声：$V_n < 2.24\ \mu V$（$15.84\ \text{nV}/\sqrt{Hz}$） - $R_{max} = 7.5\ \text{k}\Omega$ → $C_{min} = 266\ \text{pF}$ ### 6.3 上升/下降时间失配与 RTZ 传统 NRZ DAC 中，上升时间 $\tau_r$ 与下降时间 $\tau_f$ 不同导致非线性：

A_{DAC}(p) = V_{ref}\left(pT + \frac{\tau_f - \tau_r}{2}\right) = V_{ref} pT (1 + \varepsilon_p)

误差 $\varepsilon_p = (\tau_f - \tau_r)/(2pT)$ **依赖于符号序列长度 $p$** → 非线性。 **RTZ（归零）编码**：每个周期脉冲归零，面积与 $p$ 无关：

A_{RTZ} = V_{ref} \cdot \frac{T}{2} \quad \text{（恒值，与符号序列无关）}

**代价**：跳变次数加倍 → 抖动噪声功率 +3 dB。 ### 6.4 双 RTZ（Dual RTZ） 两路 RTZ DAC 相位相差 $T/2$，叠加为连续输出： - 保持 RTZ 的 rise/fall 失配免疫 - 恢复 NRZ 的连续波形 → 重建滤波器要求降低 - 叠加处的毛刺（glitch）由 $\tau_f - \tau_r$ 差异引起，频谱在高频段 ## 7. CT-ΣΔ 与 PLL 的关系 ### 7.1 CT-ΣΔ 作为 PLL 中的关键模块 CT-ΣΔ 调制器与 PLL 的关联体现在架构和电路两个层面： - **ΣΔ PLL 中的模拟调制器**：在模拟整数-N PLL 中插入 CT-ΣΔ 调制器可实现分数-N 分频，CT 实现相比 DT 方案无需抗混叠滤波，适用于宽带 PLL 应用 - **CT-ΣΔ 时间常数调谐（§2.4）**：CT 积分器的 RC 时间常数受工艺影响 ±20-30%，常用 PLL 主-从调谐结构——参考 VCO 锁定至 $f_{clk}$，其控制电压镜像至主积分器实现自动校准 - **时钟抖动耦合（§3）**：PLL 输出的时钟抖动直接影响 CT-ΣΔ 反馈 DAC 的脉冲边沿精度，导致带内噪声抬升。NRZ 脉冲的 0→1 和 1→0 转换均引入误差——要求 PLL 提供低抖动时钟源 ### 7.2 PLL 中 CT-ΣΔ 与 DT-ΣΔ 的对比 | 维度 | CT-ΣΔ 在 PLL 中 | DT-ΣΔ 在 PLL 中 | |-----|----------------|----------------| | 抗混叠 | 无需 S/H，自然抗混叠 | 需前置抗混叠滤波器 | | 时钟抖动敏感度 | **高**（§3.2，$P_{jit} \propto 1/T$） | 低（采样时刻抖动） | | 功耗 | 较低（无高频 SC 开关活动） | 较高（OTA 需更大 GBW） | | 带宽效率 | 宽带友好（CT 积分器 fT 利用率高） | 受 SC 建立时间限制 | | 分数-N 适用性 | 自然匹配高带宽 PLL | 低频 PLL 更合适 | ### 7.3 双 RTZ 技术（§6.3-§6.4）在 PLL 中的应用 ΣΔ PLL 中反馈 DAC 的非线性直接影响带内相噪。双 RTZ 技术（§6.4）通过两路相位交错的 RTZ DAC 叠加，同时实现： - **rise/fall 失配免疫**（RTZ 的本质优势） - **连续输出波形**（恢复 NRZ 的低重建滤波要求） - **适合 PLL 中高频参考路径**的 DAC 实现 ## 8. 参考文献 1. Maloberti, F. (2007). *Data Converters*, §7.1, §7.3-§7.5. Springer. 2. Cherry, J. A., & Snelgrove, W. M. (2000). *Continuous-Time Delta-Sigma Modulators for High-Speed A/D Conversion*. Kluwer. 3. Ortmanns, M., & Gerfers, F. (2006). *Continuous-Time Sigma-Delta A/D Conversion*. Springer. 4. Pavan, S., Schreier, R., & Temes, G. C. (2017). *Understanding Delta-Sigma Data Converters* (2nd ed.), Ch.8-10. IEEE Press/Wiley. ## 相关页面 - [[CT-ΔΣ调制]] - [[CT-ΔΣ调制基础与一阶CT-MOD1]] - [[CT-ΔΣ环路滤波器拓扑与建模方法]] - [[CT-ΔΣ积分器实现与OTA架构]] - [[CT-ΔΣ过量延迟分析与补偿]] - [[CT-ΔΣ时钟抖动缓解与FIR反馈DAC]] - [[CT-ΔΣ比较器与反馈DAC设计]] - [[带通ΔΣ调制器]] - [[ΔΣ DAC]] - [[Maloberti Data Converters 深度解析]]

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