Banerjee PLL基础与系统概述

本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析第 1-2 章提炼，涵盖 PLL 基本操作原理以及电荷泵 PLL 相比传统电压型鉴相器 PLL 的结构优势。

前后关系

前置知识：

PLL基本结构与传递函数 — PLL 三大要素与基本闭环模型
PLL鉴相器 — 鉴相器类型与 s-曲线

本书内部链条：

Ch.1-2（本文）→ Ch.3 (PFD 理论分析) → Ch.8-9 (传递函数框架) → Ch.14-15 (相位噪声) → Ch.20-23 (环路滤波器设计)

Ch.1: Basic PLL Overview

PLL 基本操作

PLL 从一个稳定的晶体参考频率（XTAL）开始，经过 R 计数器分频得到比较频率（F_comp）。鉴频鉴相器（PFD）输出与相位误差成比例的平均电流，比例常数为 $K_{ϕ}$ （电荷泵电流幅值）。环路滤波器 Z(s) 将平均电流转换为 VCO 调谐电压：

F_{o u t} = \frac{N}{R} \cdot XT A L (1.1)

这一公式仅适用于 锁定状态。R 通常固定，N 值可编程。

关键参数

环路带宽（ $F_{c}$ 或 $ω_{c}$ ）：闭环传输函数的带宽，决定 PLL 绝大多数性能特征
相位裕度（ $ϕ$ ）：180° 减去 R 计数器到 VCO 输出的开环相位传输函数在环路带宽频率处的相移，衡量系统稳定性

三种关键性能指标

指标	描述	主要影响因素
相位噪声（Phase Noise）	PLL 噪声功率	N 计数值（越小噪声越低）
杂散（Spurs）	离散偏移频率处的噪声能量	环路滤波器设计与电荷泵匹配
锁定时间（Lock Time）	PLL 改变频率所需时间	环路带宽、相位裕度

频率合成器示例

FM 收音机示例（88-108 MHz，信道间隔 0.1 MHz，IF=10.7 MHz）：

R = 100, XTAL = 10 MHz → F_comp = 100 kHz
N 从 773 到 973 编程
PLL 生成 77.3-97.3 MHz 本振信号

Ch.2: The Charge Pump PLL with a Passive Loop Filter

电压型鉴相器（无电荷泵）

传统电压型鉴相器直接将输出电压施加到环路滤波器，实现方式包括混频器、XOR 门、JK 触发器。其局限性：

使用无源滤波器时无法锁定到相距太远的目标频率
锁定状态下存在稳态相位误差
混频器型鉴相器引入 90° 固定相移
如需有源滤波器则需运放（增加成本与噪声）

古典实现需使用有源滤波器配合运放，如 Gardner 书中所述。

电荷泵 PLL 的优势

PFD（鉴频鉴相器）+ 电荷泵组合相比传统方案有质的飞跃：

任意频率锁定 — 无论初始频率偏差多大都能锁定
零稳态相位误差 — 锁定后不存在固有的相位偏差
环路滤波器可完全无源 — 降低成本、面积和噪声

PFD/CP 结构（Fig. 2.2）中以电荷泵（虚线框内）替代了传统方案中的运放功能。添加电容 C1 可显著降低杂散水平，额外串联 R3-C3 可进一步抑制参考杂散。

需使用有源滤波器的场景

唯一必须使用有源滤波器的情况：VCO 调谐电压需要高于电荷泵所能提供的电压范围。

与现有知识的联系

Dean Banerjee PLL Performance Simulation and Design 深度解析 — 来源页
PLL基本结构与传递函数 — Ch.1 关于传递函数框架的引出，由 Gardner 体系扩展至 Banerjee 的工程设计视角
PLL鉴相器 — Ch.2 对比电压型鉴相器与 PFD/CP 的差异
环路滤波器与电荷泵PLL — Ch.2 引入无源环路滤波器拓扑，为 Ch.20-31 详述做铺垫
PLL频率合成器 — Ch.1 的频率合成器示例说明整数-N 的工作模式

关键公式

F_{o u t} = \frac{N}{R} \cdot XT A L (1.1)

这是 Banerjee 全书最基础的方程，连接晶体频率、计数器值和输出频率。

频率规划约束与整数边界杂散

整数 N PLL 中， $F_{o u t} = \frac{N}{R} \cdot XT A L$ 的选择直接影响系统的杂散性能，需要遵循以下约束：

N 值选择对杂散的影响

整数边界杂散（Integer Boundary Spurs）：当 $F_{o u t}$ 接近 $F_{co m p}$ 的整数倍时，VCO 谐波与参考频率混频产生杂散
杂散频率计算： $f_{s p u r} = ∣ m \cdot F_{o u t} \pm n \cdot F_{co m p} ∣$
规避策略：避免 $N$ 值落在 $F_{o u t} / F_{co m p}$ 附近使得 $f_{s p u r}$ 落入目标信道带宽内

N 值特征	杂散风险	推荐措施
$N$ 为大整数（ $> 10000$ ）	带内噪声 $\propto 20 lo g N$	优先使用分数-N 架构或增大 $K_{ϕ}$
$N \cdot F_{co m p}$ 接近 $F_{V CO}$ 谐波	整数边界杂散突出	调整 R 分频改变 $F_{co m p}$ 或选择其他 $F_{XT A L}$
$N$ 变化步长对应分数频率	分数杂散	使用 ΔΣ 调制器噪声整形
$N \cdot R$ 乘积过小	$F_{co m p}$ 过高，PFD 噪声增大	平衡 $F_{co m p}$ 与 N 值

R/N 计数器的硬件实现考虑

R 计数器通常为固定值，N 计数器可编程（通过 SPI/MICROWIRE 接口）
各 PLL 芯片的 N 计数器范围不同（如 LMX2306： $N_{ma x} = 32767$ ，LMX2325： $N_{ma x} = 65535$ ）
分频比选择需确保 $N / A / B / C$ 计数器在芯片规定的合法范围内

频率规划工程规则

避免 $F_{o u t} \approx n \cdot F_{co m p}$ 的整数边界情况，其中 $n$ 为小整数（ $n = 1, 2, 3$ ）
选择 $F_{co m p}$ 使得 $N$ 值 $< 10000$ （带内噪声 $20 lo g N < 80$ dB）
同一设计至少有两个可选的 $F_{co m p}$ 方案，在发现杂散问题时切换
参考晶振频率 $XT A L$ 的选择需确保 $F_{co m p} = XT A L / R$ 同时满足信道间隔要求和噪声要求

PLL 上电时序与启动序列

Banerjee 在全书多处（Ch.1, Ch.28, Ch.35）涉及 PLL 从上电到锁定的完整时序。了解上电时序对于系统集成和故障排除至关重要。

典型上电时序

时间轴（按顺序）
├─ T0: 电源供电（VDD_PLL, VDD_VCO 上电）
├─ T1: 参考晶振起振（XTAL startup, 1-10ms）
├─ T2: SPI/MICROWIRE 编程（写入 N, R, 配置寄存器）
├─ T3: PLL 启动（PFD 开始比较、电荷泵使能）
├─ T4: 锁定过程（VCO 调谐电压从初始值跳变至锁定值）
├─ T5: 锁定检测（Lock Detect 确认，通常需要 ~1000 参考周期）
└─ T6: 系统准备就绪（可进行 RF 收发）

各阶段时序要求

阶段	持续时间	影响因素	设计关注点
T0→T1 电源建立	$10 - 100$ $μ$ s	电源去耦 RC 时间常数	确保电压上升斜率 $> 10$ V/ms，避免 POR 不稳
T1→T2 晶振起振	$1 - 10$ ms	晶振负载电容、ESR 值	晶振起振时间需计入系统上电预算
T2→T3 SPI 编程	$100 - 500$ $μ$ s	SPI 时钟速率（典型 10-20MHz）	确保寄存器写入顺序正确（先写 R 分频，再写 N 分频）
T3→T4 PLL 启动	$< 1$ $μ$ s	内部使能延迟	PFD 需先收到参考时钟的至少一个上升沿
T4→T5 锁定过程	$200$ $μ$ s $- 5$ ms	$F_{c}$ 、 $Δ F$ 、滤波器阶数	锁定时间的主体，由 PLL 动态行为决定
T5→T6 锁定确认	$100 - 1000$ $F_{co m p}$ 周期	锁定检测器的 M 窗口参数	锁定检测延迟需计入系统时序预算

上电时序中的常见问题

晶振起振慢：若 XTAL 负载电容 $C_{L}$ 过大（ $> 20$ pF），起振时间可能超过 10ms；建议使用 $C_{L} = 10$ pF 以下晶振
VCO 初始电压不确定：未配置 VCO 调谐端初始电压时，VCO 可能起振在错误频率甚至停振；建议在 SPI 编程中设置 VCO 初始化电压（如果芯片支持）
锁定检测误判：锁定检测在 VCO 调谐端电压未稳定时可能发出假锁定信号；建议锁定确认窗口 $M \geq 32$
FastLock 时序冲突：若 FastLock 加速期在 VCO 初始化完成前启动，可能导致锁定失败；建议 VCO 初始化后延迟 $50$ $μ$ s 再启动 FAS

G23：统一全流程设计实例

以下展示一个完整的多标准无线收发机 PLL 设计，从系统规格出发，串联全书各章节的核心设计方程和工程判断。每个步骤标注了对应的概念文件和章节。

系统规格

指标	值	来源/说明
$F_{o u t}$	2400-2480 MHz	2.4GHz ISM 频段
信道间隔	1 MHz	BLE/802.15.4 兼容
$F_{co m p}$	1 MHz（ $R = 10$ , $XT A L = 10$ MHz）	信道间隔 = $F_{co m p}$ （整数 N）
$N$	2400-2480	整数 N 分频
$K_{ϕ}$	5 mA	典型 CP 输出
$K_{v co}$	40 MHz/V	2.4GHz VCO 典型值
相位噪声 @ 1MHz	$< - 110$ dBc/Hz	BLE 标准
参考杂散	$< - 65$ dBc	通用无线要求
锁定时间（ $\pm 10$ kHz）	$< 150$ $μ$ s	跳频 BLE
VCO 调谐电压	$0.5 - 2.5$ V	CP 供电 3.3V，无源滤波器可行

Step 1：频率规划与架构选择

参考文件：Banerjee PLL基础与系统概述 ❬G2❭频率规划约束

整数 N 架构（ $F_{co m p} =$ 1 MHz = 信道间隔），无需分数 N 的 ΔΣ 杂散顾虑
$N = 2400 - 2480$ ， $20 lo g (N) \approx 68$ dB，带内噪底可接受
整数边界检查： $F_{o u t} = 2400$ MHz 是 $F_{co m p} = 1$ MHz 的整数倍（ $n = 2400$ ），整数边界杂散风险较高。对策： $F_{o u t}$ 偏置 $\pm 2$ MHz 以离开精确整数边界

频率规划决策：

XTAL=10MHz → R=10 → Fcomp=1MHz → N=2400..2480 (整数N)
                                 ↓
                   整数边界杂散规避：
                   避免 Fout = 2400MHz（令 VCO 中心在 2440MHz）

Step 2：环路带宽与相位裕度选择

参考文件：Banerjee PLL瞬态响应与稳定性分析 ❬G13❭离散采样对PM退化

F_{comp} \gg F_c \text{ 确保稳定性}$$，且 $F_c$ 不能太小否则锁定时间超预算。 **约束计算**： - 锁定时间预算：$T_{lock} < 150$ $\mu$s → 需 $F_c \geq 50$ kHz（经验：$T_{lock} \approx 4/F_c$） - $F_{comp}/F_c = 1\text{MHz}/50\text{kHz} = 20$（连续模型误差 $< 5\%$，PM 退化为 $9°$，需预留补偿） **选择**：$F_c = 50$ kHz，目标有效相位裕度 $\phi_{eff} \geq 45°$。 **PM 预算分配**：

\phi_{target} = \phi_{eff} + \Delta\phi_{ZOH} = 45° + 180° \cdot 50\text{kHz}/1\text{MHz} = 54°

对应 $\gamma \approx 0.25$（查 [G17] Gamma-PM 映射表），$\zeta \approx 0.65$。 ### Step 3：滤波器阶数选择 **参考文件**：[[Banerjee 环路滤波器优化与实现]] ❬G18❭_滤波器阶数选择决策树_ **杂散预算**： - 目标 $< -65$ dBc，$F_{comp}/F_c = 20$ - 二阶滤波器的杂散抑制 $\approx -53$ dB（查 Ch.26 实测表）→ ❌ 不满足 - 三阶滤波器的杂散抑制 $\approx -78$ dB → ✅ 满足（余量 13 dB） **锁定时间检查**（三阶校正）： - 二阶基准：$T_{lock,2nd} \approx 4/(0.65 \cdot 2\pi \cdot 50\text{k})$ $\approx 80$ $\mu$s - 设 $T_3 = 0.1 \cdot T_2$，校正系数 $\approx 1.08$ - $T_{lock,3rd} \approx 80 \times 1.08 \approx 86$ $\mu$s ✅（$< 150$ $\mu$s） **决策**：三阶无源滤波器 ### Step 4：滤波器元件值计算 **参考文件**：[[Banerjee 无源环路滤波器设计]] ❬G16❭_A系数映射桥接_ 使用 Banerjee 5 步设计法： **Step 4a**：计算时间常数和 Gamma

\omega_c = 2\pi \cdot 50\text{kHz} = 314159 \ \text{rad/s}

T_2 = (\tan 54° + \sec 54°)/314159 = 7.09 \times 10^{-6} \ \text{s}

K = K_\phi \cdot K_{vco}/N = 5\text{mA} \cdot 40\text{MHz/V}/2440 = 8.20 \times 10

**Step 4b**：计算 A0（三阶迭代，设 $T_3 = 0.1 \cdot T_2$）

A0 \approx \frac{K}{\omega_c^2} \cdot \sqrt{\frac{1+(\omega_c T_2)^2}{(1+(\omega_c T_1)^2)(1+(\omega_c T_3)^2)}} \approx 2.08 \times 10^{-9} \ \text{F}

* * St e p 4 c * * ：求 G amma 和元件值

\gamma = \frac{T_2}{A_0 \omega_c^2} = 0.108

C_1 = A_0 \cdot \gamma \cdot \frac{T_2}{T_2+T_3} \approx 195 \ \text{pF} \rightarrow 200 \ \text{pF (E24)}

C_2 \approx 1.35 \ \text{nF} \rightarrow 1.5 \ \text{nF (E12)}

C_3 = A_0 - C_1 - C_2 \approx 530 \ \text{pF} \rightarrow 560 \ \text{pF (E12)}

R_2 = T_2/C_2 = 4.73 \ \text{k}\Omega \rightarrow 4.7 \ \text{k}\Omega \text{ (E12)}

R_3 = T_3/C_3 = 1.27 \ \text{k}\Omega \rightarrow 1.3 \ \text{k}\Omega \text{ (E24)}

**实际参数验证**：代入标准值后 - $F_c' \approx 49.5$ kHz（偏差 $-1\%$ ✅） - $\phi_{eff}' \approx 52°$（偏差 $-2°$ ✅） ### Step 5：相位噪声估算 **参考文件**：[[Banerjee PLL相位噪声建模]] ❬G11❭_噪声预算分配模板_ | 噪声源 | 数据手册 | 带内贡献（$f=10$kHz） | 带外贡献（$f=1$MHz） | |-------|---------|--------------------|--------------------| | 参考晶振（TCXO） | $-150$ dBc/Hz @ 10kHz | $N^2 \cdot L_{ref} \approx -82$ | 被环路抑制 | | PFD/CP（LMX2595） | $-158$ dBc/Hz（归一化） | $N^2 \cdot L_{PFD} / K_\phi^2 \approx -88$ | 被环路抑制 | | VCO | $L_{VCO}$ @ 1MHz = $-120$ dBc/Hz | 被环路抑制 | $-120$ dBc/Hz（直接传递） | | **总合成** | — | $-81.5$ dBc/Hz @ 10kHz | $-119.8$ dBc/Hz @ 1MHz | 带内结果 $-81.5$ dBc/Hz 在 $10$ kHz 偏移，需检查 $1$ MHz 偏移 $> -110$ ✅ ### Step 6：参考杂散验证 **参考文件**：[[Banerjee 参考杂散与分数杂散分析]] ❬G9❭_参考杂散诊断流程图_ 使用三阶滤波器在 $F_{comp}/F_c = 20$ 时的实测抑制 $\approx -78$ dBc（查 Ch.26 实测数据），优于规格 $-65$ dBc。 **Capacitor ESR/ESL 检查**（$F_{comp}=1$ MHz，使用 NP0/C0G）： - $\Delta Spur_{ESR} < 0.2$ dB（NP0 @ 1MHz ✅） - $\Delta Spur_{ESL} < 0.1$ dB（$f_{SRF}$ 远超 $F_{comp}$ ✅） ### Step 7：元件非理想性与布局 **参考文件**：[[Banerjee 环路滤波器优化与实现]] ❬G18❭_实际元件非理想性_ | 元件 | 类型 | 理由 | |------|------|------| | C1=200pF | NP0/C0G 0402 | C1 必须低 DA、低 ESR，直接连接 VCO 调谐端 | | C2=1.5nF | NP0/C0G 0603 | 时间常数路径，需稳定 | | C3=560pF | X7R 0402 | 非关键路径（附加极点，温漂影响小） | | R2=4.7kΩ | 薄膜 0402（$\pm 1\%$） | 决定零点 T2 | | R3=1.3kΩ | 薄膜 0402（$\pm 1\%$） | 决定 T3 | **PCB 布局顺序**：CP_out → C1(最近) → R2 → C2 → R3 → C3 → VCO_tune ### Step 8：温度与容差分析 **参考文件**：[[Banerjee 环路滤波器优化与实现]] ❬G30❭_容差分析与蒙特卡洛方法_ 蒙特卡洛分析（1000 次，$3\sigma$ 边界）： - $F_c'$ 变化：$49.5 \pm 2.3$ kHz（$4.6\%$ ✅） - $\phi_{eff}'$ 变化：$52° \pm 3.5°$（$\geq 45°$ ✅） - 全温范围（$-40$ 至 $+85°$C）：$F_c'$ 变化 $< \pm 5\%$ ✅ ### 全流程设计总结 ``` 规格输入 │ ├─ 架构选择 (整数N vs 分数N) → 整数N (F_channel = F_comp) ├─ 频率规划 → 避开整数边界杂散 ├─ 环路带宽选择 (50kHz) + PM 预算 (45+9=54°) ├─ 滤波器阶数选择 (三阶, 杂散-78dBc ✅) ├─ 元件值计算 (C1=200pF, C2=1.5nF, C3=560pF, R2=4.7k, R3=1.3k) ├─ 相位噪声验证 (-81.5 @10kHz, -120 @1MHz ✅) ├─ 杂散验证 (-78dBc ✅) + ESR/ESL 检查 ├─ 锁定时间验证 (~86μs ✅) ├─ 元件选型 (C1/C2: NP0, C3: X7R, R2/R3: 薄膜) └─ 容差与温度验证 (全温 Fc 偏差<5% ✅) ↓ 设计收敛，满足所有规格 ✅ ``` **完整参考路径**： - 频率规划 → [[Banerjee PLL基础与系统概述]] ❬G2❭ - PFD/CP → [[Banerjee 鉴频鉴相器理论分析]] ❬G3❭ - 分频器 → [[Banerjee 预分频器与分数N PLL]] ❬G5❭ - 稳定性 → [[Banerjee PLL瞬态响应与稳定性分析]] ❬G13❭❬G14❭ - 滤波器系数 → [[Banerjee 无源环路滤波器设计]] ❬G16❭ - 滤波器优化 → [[Banerjee 环路滤波器优化与实现]] ❬G17❭❬G18❭ - 相位噪声 → [[Banerjee PLL相位噪声建模]] ❬G11❭❬G12❭ - 杂散验证 → [[Banerjee 参考杂散与分数杂散分析]] ❬G9❭❬G10❭ - 有源选择（如需） → [[Banerjee 有源环路滤波器设计]] ❬G15❭ - 时钟恢复/附加 → [[Banerjee PLL附加主题]] ❬G7❭❬G8❭❬G21❭❬G22❭ --- ## 参考文献 - Banerjee, D. (2006). *PLL Performance, Simulation, and Design* (4th ed.), Ch.1-2. - Gardner, F. M. (2005). *Phaselock Techniques* (3rd ed.). — 传统电压型鉴相器系统的详细分析

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