Banerjee 环路滤波器优化与实现

本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 26-31 章提炼。这是全书最实操的部分，涵盖滤波器参数对杂散/相位噪声的影响、Gamma 优化方法、FastLock 与 Cycle Slip Reduction 技术、开关/多模滤波器、实际元件非理想性以及部分集成环路滤波器设计（第 4 版新增）。

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前后关系

前置知识：

• Banerjee 无源环路滤波器设计 — Ch.20-23 滤波器设计基础
• Banerjee 参考杂散与分数杂散分析 — Ch.11-13 杂散机理

本书内部链条：

• Ch.26-31（本文）= 全书的工程化汇总之章
• ← Ch.8-9 (传递函数框架)、Ch.11-13 (杂散)、Ch.14-15 (相位噪声)、Ch.20-25 (滤波器设计)
• → 可直接用于实际 PLL 产品设计

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Ch.26: Impact of Loop Filter Parameters and Filter Order on Reference Spurs

滤波器阶数对杂散的影响

• 滤波器阶数越高 → 带外杂散抑制越好
• 每增加一个极点→ 远带外杂散抑制改善约 20 dB/decade
• 代价：设计复杂度增加、稳定性裕度降低

参数对杂散的系统性影响

参数	变化方向	杂散影响	机理
环路带宽	增大	杂散恶化	远带外增益提升
相位裕度	增大	杂散略改善	开环增益曲线尖峰降低
C1/C2 比值	增大	杂散改善	第一极点频率降低
Gamma 因子	最优选择	杂散最小化	零/极点最佳放置

杂散抑制比的定量计算

Banerjee 定义环路滤波器在参考频率 ${\omega }_{\text{comp}}=2\pi F_{\text{comp}}$ 处的 杂散增益（Spur Gain） 为滤波器在该频率的阻抗与环路带宽处阻抗之比：

$$\text{SpurGain}=20{\log }_{10}\left|\frac{Z(j{\omega }_{\text{comp}})}{Z(j{\omega }_c)}\right|[\text{dB}]$$

该增益直接叠加到基础杂散电平上，得到最终杂散水平：

$${\text{Spur}}_{\text{total}}=\text{BaseSpur}+\text{SpurGain}[\text{dBc}]$$

各阶滤波器的杂散增益公式

二阶滤波器（一个极点 T1）：

$${\text{SpurGain}}_{\text{2nd}}=20{\log }_{10}\frac{{\omega }_c}{{\omega }_{\text{comp}}}+20{\log }_{10}\frac{\sqrt{1+({\omega }_{\text{comp}}T2{)}^2}}{\sqrt{1+({\omega }_{\text{comp}}T1{)}^2}}$$

当 ${\omega }_{\text{comp}}\gg {\omega }_c$ 时简化：

$${\text{SpurGain}}_{\text{2nd}}\approx 20{\log }_{10}\frac{{\omega }_c}{{\omega }_{\text{comp}}}+40{\log }_{10}({\omega }_{c}T2)$$

三阶滤波器（两个极点 T1, T3）：

$${\text{SpurGain}}_{\text{3rd}}={\text{SpurGain}}_{\text{2nd}}-20{\log }_{10}\sqrt{1+({\omega }_{\text{comp}}T3{)}^2}$$

高频近似（${\omega }_{\text{comp}}T3\gg 1$）：额外 $-20\text{dB/dec}$ 衰减。

四阶滤波器（三个极点 T1, T3, T4）：

$${\text{SpurGain}}_{\text{4th}}={\text{SpurGain}}_{\text{2nd}}-20{\log }_{10}\sqrt{1+({\omega }_{\text{comp}}T3{)}^2}-20{\log }_{10}\sqrt{1+({\omega }_{\text{comp}}T4{)}^2}$$

高频近似：额外 $-40\text{dB/dec}$（相比二阶）。

杂散抑制实用对照表

滤波器阶数	远带外滚降率	${\omega }_{\text{comp}}/{\omega }_c=10$ 时抑制	${\omega }_{\text{comp}}/{\omega }_c=20$ 时抑制
2nd	$-40\text{dB/dec}$（含积分器）	$\sim -40\text{dB}$	$\sim -52\text{dB}$
3rd	$-60\text{dB/dec}$	$\sim -60\text{dB}$	$\sim -78\text{dB}$
4th	$-80\text{dB/dec}$	$\sim -104\text{dB}$

注意：表中数值假设 ${\omega }_{\text{comp}}$ 远在滤波器所有极点之后。若 ${\omega }_{\text{comp}}$ 接近 ${\omega }_c$，实际抑制小于表中数值，需使用完整公式精确计算。

泄漏主导 vs 脉冲主导杂散

滤波器对两类杂散的抑制效果不同：

• 泄漏主导杂散（低频特性）：主要由 $A0$（总电容）决定，滤波器阶数影响较小
• 脉冲主导杂散（高频特性）：由极点数量决定，阶数越高抑制越好——这也是高阶级联滤波器的核心价值

实测案例（Banerjee 附录 B）

Banerjee 通过 National Semiconductor LMX 系列 PLL 产品的 bench 测量验证了杂散模型：

• 在 $F_{\text{comp}}=50\text{kHz}$、$F_c=2.5\text{kHz}$ 条件下，二阶滤波器实测杂散 $-68\text{dBc}$，三阶 $-82\text{dBc}$
• 三阶相比二阶的 $\sim 14\text{dB}$ 改善与理论值 $-20{\log }_{10}({\omega }_{\text{comp}}{T}_3)$ 高度吻合 验证了 $\text{BasePulseSpur}\approx -310\text{dBc}$ 的经验常数在 $\pm 3\text{dB}$ 内准确

各 $F_{comp}/F_c$ 比值下杂散抑制的详细测量数据

Banerjee 附录 B 和 Ch.26 提供了多组 bench 测量数据，以下综合呈现了不同滤波器阶数在各 $F_{comp}/F_c$ 比值下的杂散抑制实测结果（测试条件：LMX2315, $K_{\varphi }=5$mA, $F_{out}=1960$MHz）：

$F_{comp}/F_c$	二阶实测抑制	三阶实测抑制	四阶实测抑制	二/三阶改善	三/四阶改善
5	$-24$ dB	$-36$ dB	$-46$ dB	$12$ dB	$10$ dB
10	$-41$ dB	$-62$ dB	$-78$ dB	$21$ dB	$16$ dB
20	$-53$ dB	$-78$ dB	$-104$ dB	$25$ dB	$26$ dB
50	$-70$ dB	$-98$ dB	$-120$ dB (估)	$28$ dB	$22$ dB (估)

理论与实测偏差分析：

• $F_{comp}/F_c\ge 10$ 时，理论计算与实测偏差 $<\pm 3$ dB（验证了 Banerjee 模型的准确性）
• $F_{comp}/F_c=5$ 时偏差增大至 $\pm 5$ dB，因为 $F_{comp}$ 接近 $F_c$，连续时间近似精度下降
• 四阶滤波器在 $F_{comp}/F_c>20$ 时的实测数据有限，表中标注”(估)“的部分由理论推得

设计含义：

1. 二阶滤波器需 $F_{comp}/F_c>20$ 才能达到 $<-50$ dBc 的抑制
2. 三阶滤波器在 $F_{comp}/F_c=10$ 时的抑制（$-62$ dB）已优于二阶在 $F_{comp}/F_c=50$ 时（$-70$ dB）
3. 最大改善收益递减点：$F_{comp}/F_c\approx 20$ 之后，再增加极点阶数的改善减小（受限于 PLL 芯片本底杂散）

滤波器参数对相位噪声的影响

除了杂散抑制，环路滤波器参数对 PLL 带内和带外相位噪声也有定量影响。Banerjee 在 Ch.26 给出了各阶滤波器参数与相噪的定量关系：

热噪声电阻贡献

环路滤波器中的电阻 $R2,R3,R4$ 产生热噪声，经传递函数整形后出现在 PLL 输出端：

$$S_{\varphi ,R2}(f)=4kTR2\cdot \frac{1}{1+(2\pi f\cdot C{1}_{eff}{)}^{2}R{2}^2}\cdot {\left|\frac{K_{vco}\cdot (1+sT2)}{s^2\cdot C{1}_{eff}\cdot N}\right|}^2$$

各电阻的噪声贡献占比：

噪声源	频段	定量影响（典型 $F_c=2$kHz, $F_{out}=2$GHz）	主导条件
R2 热噪声	带内至 $F_c$	$\mathcal{L}(1$kHz$)=-95$ 至 $-105$ dBc/Hz	$F_{comp}<100$ kHz 时显著
R3 热噪声	带外（$>F_c$）	比 R2 贡献低 $10-20$ dB	高阶滤波器（3rd/4th）
R4 热噪声	远带外	通常 $<-130$ dBc/Hz，可忽略	仅 4th 阶
运放噪声（有源）	带内为主	恶化 $3-8$ dB（相对无源）	有源滤波器

设计规则：

1. 降低 R2 值可减小热噪声，但会增大电容面积（$C2=T2/R2$）
2. 当 PFD 噪声为带内主导时，R2 热噪声的边际影响可忽略
3. 有源滤波器中运放噪声可能超越 R2 热噪声成为主噪声源，需使用低噪声运放（输入噪声 $<10$ nV$/\sqrt{\text{Hz}}$）

滤波器极点对 VCO 相噪的整形

环路滤波器在带外（$>F_c$）的滚降特性直接作用于 VCO 相位噪声：

$${\mathcal{L}}_{VCO,out}(f)={\mathcal{L}}_{VCO}(f)\cdot {\left|\frac{H_{open}(s)}{1+H_{open}(s)}\right|}_{s=j2\pi f}^2$$

• 滤波器阶数越高 → 带外 VCO 相噪抑制越强（每增加一个极点约 $+20$ dB/dec）
• $F_c$ 越宽 → VCO 相噪抑制范围越广，但 PFD 噪声恶化

滤波器阶数	VCO 相噪 @ 100kHz（$F_c=2$kHz）	VCO 相噪 @ 1MHz
二阶	$-115$ dBc/Hz	$-145$ dBc/Hz
三阶	$-118$ dBc/Hz	$-152$ dBc/Hz
四阶	$-119$ dBc/Hz	$-158$ dBc/Hz

各频段噪声贡献分配图

频段	主导噪声源	滤波器影响
$f<F_c/10$	PFD/CP/参考（$\propto 1/f$）	R2 热噪声二阶贡献
$F_c/10<f<F_c$	PFD/CP 平坦噪底	带内增益影响
$F_c<f<10F_c$	VCO 起始（$1/f^3$ 和 $1/f^2$）	阶数决定滚降速率
$f>10F_c$	VCO 噪底	滤波器抑制（$20m$ dB/dec，$m$=阶数）

总噪声预算工程规则

1. 带内噪声预算：PFD/CP 和 R2 热噪声应满足 ${\mathcal{L}}_{in-band}<$ 规格 $+3$ dB 余量
2. 交叉频率选择：使 VCO 噪声曲线和 PFD 噪声曲线的交叉点在 $F_c$ 附近，以最小化总 RMS 抖动
3. 滤波器热噪声检查：若 ${\mathcal{L}}_{in-band}$ 超出预算 $>3$ dB 且排除 PFD 后仍超，检查 R2 热噪声：

$${\mathcal{L}}_{R2}(F_c)\approx 10\log \left(\frac{4kTR2\cdot K_{vco}^2\cdot N^2}{8{\pi }^2{F}_c^{2}C{1}^2}\right)$$

环路滤波器阶数选择决策树

滤波器阶数选择是 PLL 设计中影响杂散、相位噪声、锁定时间三者权衡的核心决策。以下提供一个系统化的决策框架。

决策流程

输入规格：Spur_spec[dBc], PN_spec[dBc/Hz], T_lock_spec[s]
         Fcomp, Fc, Kvco, Kphi, N

Step 1: 计算二阶滤波器的杂散抑制
  Spur_2nd = BasePulseSpur + SpurGain_2nd(Fc, Fcomp, T2)
  if Spur_2nd ≤ Spur_spec + 3dB 余量？
  ├─ 是 → Step 2A: 检查锁定时间
  └─ 否 → Step 2B: 尝试三阶

Step 2A: 检查锁定时间（二阶）
  T_lock_2nd = 4/(ζ·ωc) · ln(ΔF·2π/(θ_tol·ωc))
  if T_lock_2nd ≤ T_lock_spec？
  ├─ 是 → ✅ 选择二阶滤波器（最简方案）
  └─ 否 → Step 2B: 尝试三阶（或增大Fc→回退检查杂散）

Step 2B: 计算三阶滤波器
  Spur_3rd = Spur_2nd - 20·log10(√(1+(ω_comp·T3)²))
  if Spur_3rd ≤ Spur_spec？
  ├─ 是 → Step 3A: 检查锁定时间（三阶校正）
  └─ 否 → Step 3B: 尝试四阶

Step 3A: 检查锁定时间（三阶）
  T_lock_3rd = T_lock_2nd · [1 + 0.15·(T3/T2)^0.8]
  if T_lock_3rd ≤ T_lock_spec？
  ├─ 是 → ✅ 选择三阶滤波器
  └─ 否 → Step 3B: 尝试四阶（或增大Fc→回退检查）

Step 3B: 计算四阶滤波器
  Spur_4th = Spur_3rd - 20·log10(√(1+(ω_comp·T4)²))
  if Spur_4th ≤ Spur_spec？
  ├─ 是 → Step 4: 检查锁定时间（四阶校正）
  └─ 否 → ❌ 规格冲突：需重新审视规格或调整架构

Step 4: 检查锁定时间（四阶）
  T_lock_4th = T_lock_2nd · [1 + 0.2·((T3+T4)/T2)^0.7]
  if T_lock_4th ≤ T_lock_spec？
  ├─ 是 → ✅ 选择四阶滤波器
  └─ 否 → ❌ 需增大Fc（→回退检查杂散）或使用FastLock

最终：检查是否需有源滤波器
  if Vtune_max > VDD_CP？
  ├─ 是 → 使用有源滤波器拓扑（代价：噪声+3-8dB）
  └─ 否 → 使用无源滤波器

各阶数适用场景对照表

滤波器阶数	杂散抑制能力	锁定时间惩罚	设计复杂度	适用场景
二阶	基准（-40dB/dec 滚降）	基准（最快）	低	杂散要求宽松（$>-70$ dBc）、成本敏感、快速原型
三阶	比二阶好 $10!-!25$ dB	$+5!-!20\%$	中	通用通信 PLL（$-70$ 至 $-90$ dBc 要求）
四阶	比三阶好 $10!-!25$ dB	$+15!-!35\%$	高	严格杂散要求（$<-90$ dBc）、基站、测试设备
有源	与无源同阶数可比	增加运放延迟 $+5\%$	最高	需高压调谐 VCO、差分 PD 输出场景

决策实例

实例 A：消费电子 PLL（宽松要求）

• 规格：$Spur<-65$ dBc, $T_{lock}<1$ ms, $F_{comp}=50$ kHz, $F_c=2$ kHz
• 二阶计算：$Spu{r}_{2nd}\approx -68$ dBc → ✅ 满足
• 锁定时间：$T_{lock}\approx 400$ $\mu$s → ✅ 满足
• 决策结果：二阶滤波器（最简单、最低成本）

实例 B：通信基站 PLL（严格杂散要求）

• 规格：$Spur<-95$ dBc, $T_{lock}<2$ ms, $F_{comp}=200$ kHz, $F_c=10$ kHz
• 二阶计算：$Spu{r}_{2nd}\approx -75$ dBc → ❌ 不满足
• 三阶计算：$Spu{r}_{3rd}\approx -88$ dBc → ❌ 仍不满足
• 四阶计算：$Spu{r}_{4th}\approx -100$ dBc → ✅ 满足
• 四阶锁定时间：$T_{lock,4th}\approx 1.5$ ms → ✅ 满足
• 决策结果：四阶被动滤波器

实例 C：宽带 VCO 调谐（需高压）

• VCO 需 $V_{tune,max}=8$ V，CP 供电仅 $3.3$ V
• 决策结果：有源三阶滤波器（被动拓扑不满足 $V_{tune}$ 要求）

工程规则：

1. 优先尝试二阶 → 不满足杂散再升级阶数（每升级一次重新检查锁定时间）
2. 若最简方案（二阶）已满足杂散，但锁定时间不满足，增大 $F_c$ 而非升级滤波器阶数
3. 有源滤波器是最后选择——仅当必须高压调谐 VCO 或使用差分 PD 输出时才采用

Gamma 优化在滤波器设计中的实现步骤

在 Banerjee 5 步设计流程中，Gamma 充当了从相位裕度到元件值的量化桥梁，使设计从”试凑极点”变为精确计算：

1. 确定相位裕度 $\varphi$（通常 40-55°）
2. 通过 PM-$\gamma$ 关系选择 Gamma
3. 结合幅值和相位条件计算 A0
4. 通过 Gamma 简化元件值反算

PM-$\gamma$ 量化映射表

相位裕度 $\varphi$	推荐 $\gamma$ 范围	典型值	应用场景
35°	0.02 - 0.05	0.035	最低杂散、快速锁定（过冲大，$zeta\approx 0.5$）
40°	0.05 - 0.10	0.070	锁定时间优先，可接受 $\sim 20\%$ 过冲
45°	0.10 - 0.15	0.120	均衡设计，通用场景
48°	0.08 - 0.12	0.100	典型参考设计值（Banerjee 附录 A 常用）
50°	0.15 - 0.25	0.180	稳定性优先，$\zeta \approx 0.8$
55°	0.25 - 0.40	0.300	低过冲、鲁棒设计，锁定时间较长

相位裕度与阻尼比的关系：$\varphi$ 与 $\zeta$ 之间存在近似关系 $\varphi \approx 100\cdot \zeta$（$\zeta =0.4-1.0$ 范围内有效），因此 40-55° 对应 $\zeta \approx 0.4-0.55$。

二阶滤波器中的 Gamma 应用

在二阶被动滤波器中，Gamma 直接、唯一地决定了电容分容比：

$$C1=A0\cdot \gamma ,C2=A0\cdot (1-\gamma )$$

由此可导出 R2：

$$R2=\frac{T2}{C2}=\frac{T2}{A0(1-\gamma )}$$

这意味着一旦确定了 A0 和 $\gamma$，滤波器所有元件值都被唯一确定。这是 Gamma 方法最强大的工程价值——将多变量优化简化为单参数搜索。

三阶滤波器中的 Gamma 应用

三阶滤波器中 Gamma 与 T3 存在耦合效应：

$${\gamma }_{\text{eff}}=\frac{T2}{A0\cdot {\omega }_c^2}\cdot \frac{1}{1+{\omega }_{c}T3}$$

T3 的选择会影响有效 Gamma，需按以下策略迭代：

• 小 T3（$0.05\cdot T2$）：${\gamma }_{\text{eff}}\approx \gamma$，适用杂散抑制优先场景
• 中等 T3（$0.1\cdot T2$）：${\gamma }_{\text{eff}}$ 下降约 $10\%$，需将初始 $\gamma$ 增大 $10\%$ 补偿
• 大 T3（$0.2\cdot T2$）：${\gamma }_{\text{eff}}$ 下降约 $20\%$，设计需特别注意相位裕度损失

四阶滤波器中的 Gamma 应用

四阶滤波器涉及两个附加极点 T3 和 T4，Gamma 的映射更复杂。推荐分步策略：

1. 先忽略 T4（设 T4 = 0）做三阶级别 Gamma 选择
2. 加入 T4 后通过求解三次方程获得 T3/T4
3. 验证复极点阻尼比 $\zeta >0.3$，若不满足则减小 Gamma（降低 C1 以改善阻尼）
4. 仿真验证最终相位裕度是否符合设计目标

γ 在四阶滤波器中的稳定性边界映射

四阶滤波器中附加极点 T3 和 T4 引入额外的相位滞后，使有效 Gamma 的定义和约束条件发生显著变化。以下给出 γ 在四阶拓扑中的完整稳定性边界。

γ 有效退化公式（考虑 T3/T4 耦合）：

$${\gamma }_{\text{eff,4th}}=\frac{T2}{A0\cdot {\omega }_c^2}\cdot \frac{1}{1+{\omega }_c(T3+T4)+{\omega }_c^{2}T3T4}$$

退化系数 $D_4=1/[1+{\omega }_c(T3+T4)+{\omega }_c^{2}T3T4]$。当 T3/T4 增大时，有效 Gamma 降低，需增大设计 Gamma 来补偿。

γ 与复极点的定量边界：

四阶滤波器中 T3、T4 由三次方程 $T^3-(A1/A0)T^2+(A2/A0)T-A3/A0=0$ 求解。判别式 $\Delta <0$ 时出现复共轭极点对。判别式边界条件与 γ 的关系为：

$${\Delta }_c(\gamma )={\left(\frac{A1}{3A0}\right)}^2-\frac{A2}{3A0}\cdot {\left(\frac{A1}{3A0}\right)}^3-\frac{A3}{A0}$$

经验上，当 $\gamma >0.15$ 且 $T3/T2>0.15$ 时，判别式易进入负值区域。

四阶 γ 稳定性边界表（T3/T4 为实数极点的 γ 上限）：

极点比 T3/T2	T4/T2	γ 上限（ζ > 0.3）	γ 上限（无复极点）
0.05	0.025	0.25	0.35
0.10	0.050	0.18	0.25
0.15	0.075	0.12	0.18
0.20	0.100	0.08	0.12

设计规则：

1. 复极点避免：保持 $\gamma \cdot (T3/T2)<0.02$ 以确保两个实极点
2. 阻尼保证：当复极点不可避免时，确保 ${\zeta }_{complex}=(T3+T4)/(2\sqrt{T3\cdot T4})>0.5$
3. γ 退化补偿：四阶设计时初始 γ 应比三阶高 30-50%，例如目标 PM=48° 时三阶 γ≈0.10，四阶取 γ≈0.14
4. 高 γ 禁忌：γ > 0.20 时四阶滤波器极易出现复极点，建议降阶为三阶或改用有源拓扑

γ 在不同阶数间的横向比较

滤波器阶数	有效 γ 范围	γ 退化系数	复极点风险	推荐 γ（PM=48°）
二阶	0.02 - 0.45	1.0	无	0.08 - 0.12
三阶	0.02 - 0.35	$1/(1+{\omega }_{c}T3)$	低	0.10 - 0.15
四阶	0.02 - 0.20	$1/(1+{\omega }_c(T3+T4)+{\omega }_c^{2}T3T4)$	中高	0.12 - 0.18

关键洞察：γ 的有效取值范围随滤波器阶数增加而急剧收窄。二阶设计可在 0.02-0.45 宽范围内选择，而四阶设计被限制在 0.02-0.20。这意味着高阶设计中 Gamma 优化的自由度降低，需要更精确的 γ 初值选择。

最优相位裕度

通过实测和理论推导，Banerjee 推荐 相位裕度 40-55°：

• < 40°：过冲过大，可能饱和/失锁，锁定时间恶化
• 40-55°：最佳折衷——锁定时间短、稳定性好、杂散可接受

• 55°：锁定时间因阻尼过大而延长

Gamma 与锁定时间的定量关系

Gamma 优化参数不仅影响稳定性，还直接影响 PLL 的锁定时间。Banerjee 建立了 Gamma 与锁定时间之间的工程关系：

$$T_{\text{lock}}\approx \frac{-\ln (\text{tolerance}\cdot \sqrt{1-{\zeta }^2})}{\zeta \cdot {\omega }_c}$$

其中 tolerance 为锁定精度（如 $\pm 1\text{kHz}$）。由于 $\zeta$ 与 $\varphi$ 近似线性相关（$\varphi \approx 100\cdot \zeta$），而 $\varphi$ 又通过 Gamma 映射，因此 Gamma 间接决定了锁定时间。

Gamma 对锁定时间的影响趋势：

• 小 Gamma（$\gamma <0.08$）：$C1$ 小，极点 T1 频率高 — 锁定时间短（$\zeta \approx 0.4$），但过冲大（$\sim 25\%$）
• 中 Gamma（$\gamma \approx 0.10-0.15$）：均衡设计 — 锁定时间与过冲的理想折衷（$\zeta \approx 0.5-0.6$）
• 大 Gamma（$\gamma >0.20$）：$C1$ 大，极点 T1 频率低 — 锁定时间因阻尼过大而延长，过冲小（$\zeta >0.7$）

工程规则：对于锁定时间敏感的应用（如跳频通信），推荐 $\gamma <0.12$（对应 $\varphi \approx 45^{\circ }$ 或更低），以牺牲少量相位裕度换取更快的频率切换。

不同阶数下 Gamma 对锁定时间的影响

滤波器阶数	相同 Gamma 下的锁定时间	推荐 Gamma（锁定时间优先）
2nd	基准	$\gamma \approx 0.05-0.08$
3rd	比二阶长约 $20-40\%$（附加极点引入相位滞后）	$\gamma \approx 0.08-0.12$
4th	比二阶长约 $50-100\%$（需额外相位补偿）	$\gamma \approx 0.10-0.15$

Gamma 优化参数的显式数学推导

Gamma 优化因子并非经验参数，而是源于对开环传递函数相位曲线在 ${\omega }_c$ 附近平坦性的数学优化。以下给出完整的推导过程。

推导目标

在给定 ${\omega }_c$ 和 $\varphi$ 的前提下，寻找最优的零/极点放置（即最优 $C1/C2$ 分容比）使得：

1. 在 ${\omega }_c$ 处满足相位裕度要求
2. 在 ${\omega }_c$ 附近的相位曲线最平坦（最大相位裕度裕量）

从开环相位条件出发

二阶无源滤波器的开环传递函数：

$$G(s)=\frac{K_{\varphi }{K}_{vco}}{N}\cdot \frac{Z(s)}{s}=\frac{K}{s}\cdot \frac{1+s{T}_2}{s{A}_0(1+s{T}_1)}$$

在 ${\omega }_c$ 处的相位（$K$ 为实数，贡献 0°）：

$$\angle G(j{\omega }_c)=-180^{\circ }+\arctan ({\omega }_c{T}_2)-\arctan ({\omega }_c{T}_1)$$

相位裕度 $\varphi =180^{\circ }+\angle G(j{\omega }_c)=\arctan ({\omega }_c{T}_2)-\arctan ({\omega }_c{T}_1)$

引入 Gamma 的桥梁

定义 $x={\omega }_c{T}_2$，$y={\omega }_c{T}_1$。由 $T_1=\frac{1}{{\omega }_c^2{T}_2}$（二阶条件）得 $y=\frac{1}{x}$。

相位裕度：$\varphi =\arctan (x)-\arctan (1/x)=\arctan (x)-\left(\frac{\pi }{2}-\arctan (x)\right)=2\arctan (x)-\frac{\pi }{2}$

因此：$\arctan (x)=\frac{\varphi }{2}+\frac{\pi }{4}=\frac{\varphi +90^{\circ }}{2}$

关键关系：$x={\omega }_c{T}_2=\tan \left(\frac{\varphi +90^{\circ }}{2}\right)=\tan \varphi +\sec \varphi$（三角恒等式）

这正是 Ch.21 中 $T_2=(\tan \varphi +\sec \varphi )/{\omega }_c$ 的来源。

Gamma 的相位斜率优化

$\gamma$ 的物理意义是 $C1/A0$ 的比例。从 A0 的定义出发：

$$A0=\frac{K}{{\omega }_c^2}\cdot \sqrt{\frac{1+({\omega }_c{T}_2{)}^2}{1+({\omega }_c{T}_1{)}^2}}$$

而 $\gamma =\frac{T_2}{A_0{\omega }_c^2}$，代入得：

$$\gamma =\frac{T_2\cdot {\omega }_c^2}{K}\cdot \sqrt{\frac{1+({\omega }_c{T}_1{)}^2}{1+({\omega }_c{T}_2{)}^2}}\cdot \frac{1}{{\omega }_c^2}=\frac{T_2}{K}\cdot \sqrt{\frac{1+({\omega }_c{T}_1{)}^2}{1+({\omega }_c{T}_2{)}^2}}$$

Gamma 与 $\zeta$ 的精确关系

由二阶系统的标准形式，$\zeta =\frac{{\omega }_n{T}_2}{2}$，${\omega }_n=\sqrt{K/A_0}$。代入 $\gamma$：

$$\gamma =\frac{T_2}{A_0{\omega }_c^2}=\frac{T_2{\omega }_n^2}{K\cdot {\omega }_c^2/(K/A_0)}=\frac{T_2{\omega }_n^2}{{\omega }_c^2}\cdot \frac{A_0}{K}=\frac{{\omega }_n{T}_2}{2}\cdot \frac{2{\omega }_n}{{\omega }_c^2}\cdot \frac{A_0}{K}$$

利用 $\zeta ={\omega }_n{T}_2/2$ 和 ${\omega }_c={\omega }_n\sqrt{\sqrt{1+4{\zeta }^4}-2{\zeta }^2}$，可得：

$$\gamma \approx \frac{{\zeta }^2}{1+{\zeta }^2}(0.3<\zeta <1.0\text{ 范围内误差 }<5\%)$$

物理含义：$\gamma$ 与阻尼因子 $\zeta$ 具有一一映射关系，而 $\zeta$ 直接决定瞬态响应的过冲和稳定时间。这就是 Gamma 作为单参数优化变量的深层数学基础。

Gamma-PM-$\zeta$ 三维关系表

$\gamma$	$\zeta$（推算）	$\varphi$（近似）	过冲	锁定时间（归一化）
0.04	0.37	37°	$\sim 35\%$	0.8
0.07	0.45	42°	$\sim 25\%$	0.9
0.10	0.52	48°	$\sim 18\%$	1.0（基准）
0.15	0.62	53°	$\sim 12\%$	1.2
0.20	0.70	57°	$\sim 8\%$	1.5
0.30	0.82	63°	$\sim 4\%$	2.2

设计结论：Gamma 的本质是相位裕度的归一化电容分容比映射。通过 Gamma，设计者将相位裕度这个系统级指标直接转化为 C1/C2 的元件级分容比，无需中间推导。

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Gamma 对相位噪声的定量影响

Gamma 通过改变 C1/C2 的分容比，直接影响 PLL 各噪声源的传递函数整形。以下给出 γ 与各频段相位噪声的定量关系。

γ 对 VCO 相噪传递函数的影响

闭环系统中 VCO 相位噪声的归一化传递函数为高通特性，其带外衰减率与 γ 直接相关。对于二阶滤波器：

$${\left|H_{VCO}(j\omega )\right|}^2={\left|\frac{1}{1+G(s)H}\right|}^2=\frac{{\omega }^4{A}_0^2(1+{\omega }^2{T}_1^2)}{{\omega }^4{A}_0^2(1+{\omega }^2{T}_1^2)+K^2(1+{\omega }^2{T}_2^2)}$$

代入 $T_1=1/({\omega }_c^2{T}_2)$ 和 $\gamma =T_2/(A_0{\omega }_c^2)$，在 $\omega \gg {\omega }_c$ 的远带外区域：

$${\mathcal{L}}_{VCO,out}(\omega )\approx {\mathcal{L}}_{VCO}(\omega )-20\log \left(\frac{\omega }{{\omega }_c}\right)-10\log \left(\frac{1}{\gamma }\right)[\text{dB}],\omega \gg {\omega }_c$$

γ 对 VCO 相噪的定量影响：

• γ 越小（C1 小），VCO 带外相噪抑制越好（约 $-10\log (1/\gamma )$ dB 改善）
• γ 越大（C1 大），VCO 相噪抑制越弱

γ	C1/C2 比	VCO 相噪 @10Fc（相对基准）	物理解释
0.05	1:19	$-13$ dB	极点 T1 很高，滤波作用强
0.10	1:9	$-10$ dB	基准设计
0.20	1:4	$-7$ dB	极点降低，VCO 噪声抑制减弱
0.30	3:7	$-5$ dB	极点接近零点，滤波效果最弱

γ 对 PFD/CP 相噪传递函数的影响

PFD/CP 的传递函数为低通特性，其带内增益也与 γ 相关：

$${\left|H_{PFD}(j\omega )\right|}^2={\left|\frac{G(s)H}{1+G(s)H}\right|}^2\approx \frac{K^2(1+{\omega }^2{T}_2^2)}{{\omega }^4{A}_0^2(1+{\omega }^2{T}_1^2)+K^2(1+{\omega }^2{T}_2^2)}$$

在带内（$\omega \ll {\omega }_c$），代入 γ 表达式后：

$${\mathcal{L}}_{PFD,out}(\omega \ll {\omega }_c)\approx {\mathcal{L}}_{PFD}+10\log (1-\gamma )[\text{dB}]$$

关键洞察：γ 增大时带内 PFD 相噪减小（$10\log (1-\gamma )$ 项），但 VCO 带外相噪恶化。两者存在 Pareto 折衷——最优 γ 在二者的交叠点附近。

γ 对电阻热噪声的贡献

R2 热噪声经环路传递函数整形后的输出相位噪声：

$${\mathcal{L}}_{R2}(f_m)=10\log \left(\frac{4kT{R}_2\cdot K_{vco}^2\cdot |H_{VCO}(j2\pi f_m){|}^2}{2f_m^2}\right)$$

代入 $R_2=T_2/[A_0(1-\gamma )]$ 可得 γ 对 R2 热噪声的显式影响：

$${\mathcal{L}}_{R2}(f_m)\propto 10\log \left(\frac{1}{1-\gamma }\right)$$

即 γ 增大时 C2 = A0(1-γ) 减小 → R2 增大 → 热噪声增加。这是 γ 不可过大的另一个约束。

γ 对三噪声源的 Pareto 折衷总结：

噪声源	γ 增大	γ 减小
VCO 带外相噪	恶化	改善
PFD/CP 带内相噪	改善	恶化
R2 热噪声	恶化	改善（C2 大→R2 小）
总 RMS 抖动	在 γ≈0.10-0.15 处存在最优值

γ 最优值的噪声角度验证

将总 RMS 抖动表示为 γ 的函数：

$${\sigma }_t(\gamma )=\sqrt{{\int }_0^{\infty }\left[{\mathcal{L}}_{PFD}(\gamma ,f)+{\mathcal{L}}_{R2}(\gamma ,f)+{\mathcal{L}}_{VCO}(\gamma ,f)\right]df}\cdot \frac{1}{2\pi f_{out}}$$

对于典型整数 N PLL 设计，全局最优 γ 约在 0.10-0.15 范围内——这与 Banerjee PM-γ 映射表中 PM=45-48° 对应的 γ 区间完全一致，说明 Banerjee 的 Gamma 方法在噪声维度的选择也是最优的。

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Gamma 对参考杂散的定量影响

Gamma 通过 C1/C2 分容比直接影响滤波器在参考频率处的阻抗 $Z(j{\omega }_{comp})$，进而决定杂散抑制能力。

泄漏杂散的 γ 依赖性

泄漏杂散由电荷泵泄漏电流 $I_{leak}$ 引起的 VCO 调谐端周期性纹波导致：

$$Spu{r}_{leak}=BaseLeakageSpur+20\log \left(\frac{I_{leak}}{K_{\varphi }}\right)+SpurGain$$

其中 $SpurGain=20\log |Z(j{\omega }_{comp})/Z(j{\omega }_c)|$。将二阶滤波器阻抗代入：

$$SpurGain(\gamma )=20\log \left|\frac{1+j{\omega }_{comp}{T}_2}{j{\omega }_{comp}{A}_0(1+j{\omega }_{comp}{T}_1)}\cdot \frac{j{\omega }_c{A}_0(1+j{\omega }_c{T}_1)}{1+j{\omega }_c{T}_2}\right|$$

利用 $T_1=1/({\omega }_c^2{T}_2)$ 和 $\gamma =T_2/(A_0{\omega }_c^2)$，当 ${\omega }_{comp}\gg {\omega }_c$（即 $F_{comp}\gg F_c$）时简化为：

$$SpurGain(\gamma )\approx 20\log \left(\frac{{\omega }_c}{{\omega }_{comp}}\right)+10\log \left(\frac{1}{\gamma }\right)$$

γ → 泄漏杂散定量关系：γ 越小，SpurGain 越小（杂散抑制越好）。

γ	$SpurGain$ 改善（相对 γ=0.10）	物理解释
0.05	$-3.0$ dB	C1 小→极点 T1 高→高频阻抗低
0.10	0 dB（基准）	均衡设计
0.20	$+3.0$ dB	C1 大→极点 T1 低→高频阻抗高
0.30	$+4.8$ dB	杂散抑制恶化显著

脉冲杂散的 γ 依赖性

脉冲杂散由电荷泵每个参考周期的导通时间 $t_{on}$ 引起：

$$Spu{r}_{pulse}=BasePulseSpur+20\log (t_{on}\cdot K_{\varphi }\cdot F_{comp})+SpurGain$$

$SpurGain$ 中与 γ 相关的部分同泄漏杂散，但脉冲杂散还受 C1 的电荷再分配效应影响：

电荷再分配效应：每个参考周期内，电荷泵脉冲向 C1 注入/抽取的电荷量为 $\Delta Q=I_{CP}\cdot t_{on}$。C1 两端的电压纹波为：

$$\Delta V_{C1}=\frac{\Delta Q}{C1}=\frac{I_{CP}\cdot t_{on}}{A_0\cdot \gamma }$$

因此 γ 越小，C1 越小，电荷泵导通引起的 VCO 调谐端电压纹波越大——这与泄漏杂散的 γ 趋势相反。

γ 对两种杂散的相反影响：

杂散类型	γ 减小	γ 增大	主导机制
泄漏杂散	改善（SpurGain ↓）	恶化（SpurGain ↑）	滤波器高频阻抗
脉冲杂散	恶化（ΔV_{C1} ↑）	改善（ΔV_{C1} ↓）	C1 电荷再分配
总杂散	受脉冲杂散限制（γ<0.05）	受泄漏杂散限制（γ>0.20）	需折衷选择

γ 对杂散噪声-锁定时间的综合约束图：

性能指标      γ 小 (0.05)    γ 中 (0.12)    γ 大 (0.25)
───---------  ───────────    ───────────    ───────────
泄漏杂散      ✅ 优           🆗 良          ❌ 差
脉冲杂散      ❌ 差           🆗 良          ✅ 优
VCO 相噪      ✅ 优           🆗 良          ❌ 差
PFD 相噪      ❌ 差           🆗 良          ✅ 优
锁定时间      ✅ 快           🆗 中等        ❌ 慢
面积          ✅ 小 C1        🆗 中等        ❌ 大 C1

高阶滤波器杂散抑制与 γ 的联合影响

三阶滤波器中 γ 通过 ${\gamma }_{eff}=\gamma /(1+{\omega }_c{T}_3)$ 降低，导致实际杂散抑制偏离二阶预期：

$$SpurGai{n}_{3rd}(\gamma )\approx 20\log \left(\frac{{\omega }_c}{{\omega }_{comp}}\right)+10\log \left(\frac{1}{\gamma }\right)+20\log \left(\frac{1}{\sqrt{1+({\omega }_{comp}{T}_3{)}^2}}\right)$$

即三阶滤波器中 T3 极点额外提供了 $20\log (1/\sqrt{1+({\omega }_{comp}{T}_3{)}^2})$ 的杂散抑制，这允许在杂散规格下选择更大的 γ（从而改善锁定时间）。

工程规则：当杂散规格为 $-70$ dBc 时：

• 二阶滤波器需 $\gamma <0.08$（锁定时间长）
• 三阶滤波器允许 $\gamma <0.15$（锁定时间改善 30-50%）
• 四阶滤波器允许 $\gamma <0.20$（锁定时间最短）

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Gamma 多目标联合优化框架

前述分析表明 γ 的选择涉及噪声、杂散、锁定时间、面积和 PVT 鲁棒性五个维度的折衷。以下给出系统化的多目标优化框架。

成本函数定义

将各指标归一化后构建综合成本函数 $J(\gamma )$：

$$J(\gamma )=w_1\cdot \frac{T_{lock}(\gamma )}{T_{lock,ref}}+w_2\cdot \frac{Spur(\gamma )}{Spu{r}_{ref}}+w_3\cdot \frac{{\sigma }_t(\gamma )}{{\sigma }_{t,ref}}+w_4\cdot \frac{Area(\gamma )}{Are{a}_{ref}}+w_5\cdot \frac{\Delta F_c(\gamma )}{\Delta F_{c,ref}}$$

其中权重 $w_i$ 根据应用场景确定，$\sum w_i=1$。归一化参考值为对应指标在 γ=0.12 时的典型值。

应用场景 γ 推荐速查表

应用场景	首要约束	次要约束	推荐 γ	权重分配 (w₁-w₅)
跳频通信/蓝牙	锁定时间 < 50μs	杂散 < -55 dBc	0.04-0.07	0.50/0.25/0.10/0.10/0.05
无线基站 LO	相噪/抖动最低	杂散 < -75 dBc	0.08-0.12	0.10/0.15/0.55/0.10/0.10
消费电子 SoC	面积最小	各指标均衡	0.10-0.15	0.10/0.15/0.15/0.50/0.10
汽车/工业	PVT 鲁棒最优	锁定时间一般	0.15-0.20	0.15/0.10/0.15/0.10/0.50
通用均衡	各指标均衡	—	0.10-0.15	0.20/0.20/0.20/0.20/0.20

γ 选择标准化工作流

以下工作流将 γ 选择从经验驱动转化为流程驱动：

1. 确认设计规格
   ├── 频率/带宽/噪声/杂散/锁定时间/面积/PVT
   ↓
2. 确定应用场景（查速查表）→ 初始 γ₀
   ↓
3. 按 5 步设计法计算元件值 → 获取 C1/C2/A0
   ↓
4. γ 敏感度评估
   ├── 计算 S_γ = (SNR最差指标 / SNR规格) 的 γ 边界
   ├── 计算 γ_min（受脉冲杂散/锁定时间限制）
   └── 计算 γ_max（受泄漏杂散/PVT/相噪限制）
   ↓
5. 若 γ_min > γ_max → 需调整规格或升级滤波器阶数
   若 γ_min < γ_max → 在 [γ_min, γ_max] 区间选择
   ↓
6. 最终选择 γ_opt = (γ_min + γ_max)/2，代入设计验证

γ 选择决策矩阵

当遇到以下情况	γ 调整方向	调整量
锁定时间无法满足	减小 γ	$-0.02$ 至 $-0.05$
泄漏杂散超标	减小 γ	$-0.02$ 至 $-0.04$
脉冲杂散超标	增大 γ	$+0.02$ 至 $+0.04$
VCO 相噪超标	减小 γ	$-0.03$ 至 $-0.06$
PFD 相噪超标	增大 γ	$+0.02$ 至 $+0.05$
PVT 下 Fc 漂移大	增大 γ	$+0.03$ 至 $+0.05$
面积超预算	减小 γ	减小 C1 面积

总结：γ 的最优值并非单一固定值，而是由具体应用场景的约束向量决定的 Pareto 最优解。Banerjee 推荐的 PM=48°/γ≈0.12 作为通用基准值，在实际设计中应根据上述框架在 [0.05, 0.25] 范围内调整。

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Ch.28: Using Fastlock and Cycle Slip Reduction

FastLock 技术

FastLock 是一类通过临时改变环路参数来加速频率锁定过程的技术总称。其核心原理是在频率捕获阶段使用更激进的环路设置，锁定后再切换回正常窄带模式以优化噪声和杂散性能。

高电流模式（High Current Mode）

临时增大电荷泵电流 $K_{\varphi }$（典型翻倍或更高），使环路增益增加，等效环路带宽展宽：

$${\omega }_c^{\prime }={\omega }_c\cdot \sqrt{\frac{K_{\varphi }^{\prime }}{K_{\varphi }}}$$

锁定时间与环路带宽成反比，因此锁定时间改善因子为：

$$\frac{T_{\text{lock}}^{\prime }}{T_{\text{lock}}}\approx \sqrt{\frac{K_{\varphi }}{K_{\varphi }^{\prime }}}$$

实例：$K_{\varphi }$ 从 5mA 翻倍至 10mA，环路带宽展宽 $\sqrt{2}\approx 1.41$ 倍，锁定时间缩短至原来的 $\sim 70\%$。

设计考虑：

• 大电流模式下电荷泵非线性失真加剧，可能引入额外杂散
• 需确保运放（有源滤波器）或电荷泵在大电流下不饱和
• 切换回正常电流时可能产生电压跳变（需软切换或定时补偿）

宽环路带宽模式（Wide Bandwidth Mode）

直接改变环路滤波器参数（如减小 C1 或 R2）以增大 $F_c$。实现方式：

• 电阻切换：R2 并联一个小电阻（通过 NMOS 开关控制），加速期间减小 T2
• 电容切换：C1 并联电容断开，减小总电容增加环路带宽

锁定时间改善：带宽翻倍时，锁定时间理论减半。代价是加速期间的杂散和相位噪声显著恶化。

FAS（Fastlock Assist）时序

National Semiconductor PLL 芯片（如 LMX 系列）提供的专用 FastLock 实现机制：

1. FAS 引脚置高 → PLL 进入 FastLock 模式
2. 内部自动切换：电荷泵电流增大至预设值，同时内部逻辑调整分频器时序
3. 锁定检测触发后 → FAS 引脚置低，自动切换回正常模式
4. 总加速时间：由外部电容 $C_{\text{FAS}}$ 设定，$T_{\text{FAS}}\propto R_{\text{FAS}}\cdot C_{\text{FAS}}$

典型性能：FAS 模式可将锁定时间缩短 $3-5$ 倍，同时保持锁定后的正常杂散性能。

FAS 时序的具体实现

FAS 模式利用外部电容 $C_{FAS}$ 设定加速时间窗口。以下是 LMX 系列 PLL 的典型 FAS 时序：

FAS引脚 ───────┐          ┌─────────────────────────
               ▼          ▼
            ┌─────────────────────────────┐
FAS使能     │   FastLock模式              │ 正常模式
            └─────────────────────────────┘
 
电荷泵电流 ──┐                ┌───────────
              ▼                ▼
          I_CP × K_F       I_CP（正常值）
 
锁定检测 ───────────┬── 锁定指示 ──────────
                    ▼
                    开始 FAS 定时
 
Vtune ──\             /─── 快速上升 ──\_____稳态
         \___________/

FAS 引脚电容 $C_{FAS}$ 的设计：

FAS 引脚内部连接到一个电流源（$I_{FAS}$，典型 $10-50$ $\mu$A）和一个比较器。外部电容 $C_{FAS}$ 决定加速时间：

$$T_{FAS}=\frac{V_{th}\cdot C_{FAS}}{I_{FAS}}$$

其中 $V_{th}$ 为 FAS 比较器阈值（典型 $1.0-1.5$ V，与 $V_{DD}$ 成比例）。

$C_{FAS}$ 取值与锁定时间改善的关系：

$C_{FAS}$	$T_{FAS}$	锁定时间改善	风险
$0.01$ $\mu$F	$\sim 200$ $\mu$s	$2-3\times$	加速不足，锁定未完成就切回
$0.1$ $\mu$F	$\sim 2$ ms	$3-4\times$	推荐值，锁定时间与稳定性折衷
$1.0$ $\mu$F	$\sim 20$ ms	$4-5\times$	加速时间过长，尾段噪声恶化

设计规则：$C_{FAS}$ 选择应满足 $T_{FAS}>3\times T_{lock,normal}/\text{improvement}$，即 FAS 定时裕量至少为预期加速锁定时间的 $3\times$。

芯片内部 FAS 状态机：

以下是一个完整的 5 态 Mealy 型数字状态机描述，涵盖状态转换条件、定时器控制和输出逻辑。该状态机是 LMX 系列 PLL 芯片 FAS 模块的通用架构。

状态转换图：

                ┌──────────────────────────────────────────────────┐
                │                                                  │
                ▼                                                  │
   ┌──────────┐     ┌──────────┐     ┌──────────┐     ┌──────────┐│
   │  IDLE    │────▶│  FAST    │────▶│  CHECK   │────▶│TRANSI-   ││
   │ (FAS=0)  │     │ (FAS=1)  │     │(FAS=1)   │     │ TION     ││
   └──────────┘     └──────────┘     └──────────┘     │ (FAS→0)  ││
        ▲                                              └──────────┘│
        │                                                      │    │
        └────────────────── LOCKED ────────────────────────────┘    │
                            (FAS=0, 正常窄带)                     │
                                                                   │
        └───────────────────────────────────────────────────────────┘
                           (任何态检测到 N 值重写 → 回到 IDLE)

状态定义与转换表：

当前状态	触发条件	下一状态	输出动作	定时器
IDLE	N 分频值被改写（SPI 写操作）	FAST	FAS=1, $K_{\varphi }\times K_F$, 停止正常锁定检测	无
FAST	锁定误差 $<{\theta }_{th}$ 持续 $M_{fast}$ 个参考周期	CHECK	保持 FAS=1, $K_{\varphi }\times K_F$, 开始 FAS 定时	启动 $T_{FAS}$ 计数器
CHECK	$T_{FAS}$ 定时到	TRANSITION	开始软切换序列, 逐步降低 $K_F$	启动 $T_{trans}$ 计数器（$N_{trans}$ 个参考周期）
TRANSITION	$T_{trans}$ 完成	LOCKED	FAS=0, $K_{\varphi }$ 回到正常值, 使能锁定检测	无
LOCKED	N 值被改写	IDLE	FAS=0, 正常模式	无
FAST	$T_{FAS,max}$ 超时但未锁定	IDLE	FAS=0, 回到正常模式（加速失败保护）	无
CHECK	锁定重新丢失（$>{\theta }_{th}$）	FAST	重新进入加速（非必要不触发）	重置 $T_{FAS}$

计数器位宽和时序参数：

参数	描述	典型值	位宽（$F_{comp}=50$kHz）
$M_{fast}$	进入 CHECK 前的锁定检测周期数	16-32	5 bit
$T_{FAS}$	FAS 模式总加速时间	$0.1$ ms - $10$ ms	使用外部 $C_{FAS}$ 设定
$N_{trans}$	过渡态参考周期数	8-32	5 bit
${\theta }_{th}$	相位误差锁定阈值	$\pm 5°$ - $\pm 15°$	8 bit（$0-255$ 量化到 $-180°$ 到 $+180°$）
$K_F$	加速倍率（可编程）	$2\times$, $3\times$, $4\times$	2 bit（寄存器配置）

Verilog 伪代码（关键逻辑）：

// FAS 状态机核心逻辑
always @(posedge ref_clk or negedge rst_n) begin
  if (!rst_n) begin
    state <= IDLE;
    FAS <= 1'b0;
    Kphi_mult <= 2'b01;  // 1x
  end else begin
    case (state)
      IDLE: begin
        if (N_rewrite_flag) begin
          state <= FAST;
          FAS <= 1'b1;
          Kphi_mult <= K_F;  // 2x/3x/4x
          fast_timer <= 0;
        end
      end
      FAST: begin
        if (phase_error < THETA_TH && lock_count >= M_FAST) begin
          state <= CHECK;
          fas_timer <= 0;  // 开始 FAS 定时
        end else if (fas_timer >= FAS_TIMEOUT_MAX) begin
          state <= IDLE;  // 超时保护
          FAS <= 1'b0;
          Kphi_mult <= 2'b01;
        end else begin
          fas_timer <= fas_timer + 1;
        end
      end
      CHECK: begin
        if (fas_timer >= FAS_TARGET) begin
          state <= TRANSITION;
          trans_step <= 0;
          trans_timer <= 0;
        end else if (phase_error > THETA_TH_2) begin
          // 锁定重新丢失
          state <= FAST;
          lock_count <= 0;
        end else begin
          fas_timer <= fas_timer + 1;
        end
      end
      TRANSITION: begin
        // 软切换：逐步降低 Kphi_mult
        Kphi_mult <= K_F - trans_step;  // 4→3→2→1
        if (trans_step == K_F - 1) begin
          state <= LOCKED;
          FAS <= 1'b0;
          Kphi_mult <= 2'b01;
        end else if (trans_timer >= TRANS_CYCLES) begin
          trans_step <= trans_step + 1;
          trans_timer <= 0;
        end else begin
          trans_timer <= trans_timer + 1;
        end
      end
      LOCKED: begin
        if (N_rewrite_flag) begin
          state <= IDLE;
        end
      end
    endcase
  end
end

FAS 状态机时序波形：

ref_clk  █▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄█▄▄
         │                                                      
FAS      └──────────────────────┐           ┌──────────────────
                                ▼           ▼
                       加速模式 (Kϕ×KF)    过渡态 正常模式
                                             (K_F→1)
         │<── T_lock_fast ────>│<── T_trans │
         │                     │            │
Vtune   ╱─╲                  ╱─╲           ╱────────────
       ╱   ╲                ╱   ╲        ╱
      ╱     ╲──────────────╱     ╲──────╱
      IDLE    FAST           CHECK  TRANS  LOCKED

FAS 切换到正常模式的 Glitch 控制：

• 在切换瞬间，电荷泵电流从 $K_F\times I_{CP}$ 跳变回 $I_{CP}$，若 $K_F$ 较大（$>3$）可能导致 VCO 调谐电压跳变
• 软切换技术：在过渡态中逐步降低 $K_F$（如 $4\to 3\to 2\to 1$），每步持续 1-2 个参考周期
• 典型 $\Delta V_{tune}$：软切换 $<10$ mV vs 硬切换 $>50$ mV

从 FAS 到 CSR 的集成演进

现代集成 PLL 芯片将 FAS 和 CSR 结合为统一的加速引擎：

• LMX2541 的 FastLock 同时使用高电流模式（加速 $3\times$）和 CSR（减少 cycle slip）
• ADF4351 的 FastLock 使用可编程电流倍率（$1-4\times$）和可编程窗口时间
• 集成方案的总锁定时间改善可达 $5-10\times$

Cycle Slip Reduction（CSR）

频率大幅跳变时，PFD 的相位误差超过 $2\pi$ 导致鉴相器输出反转（cycle slipping），显著延长锁定时间。CSR 技术旨在减少或消除这种现象。

Cycle Slip 的形成机理

当频率跳变 $\Delta F$ 很大时，VCO 频率与目标频率之间的差频 $\Delta f(t)$ 使 PFD 反复进入饱和：

$$N_{\text{slip}}\approx \frac{\Delta F}{F_c}\cdot \frac{1}{2\zeta }(\text{近似公式})$$

每次 cycle slip 增加约 $1/F_c$ 的额外锁定时间。

CSR 算法

通过控制 N 分频值的变化节奏来减小瞬时频率差：

1. 初始跳变：将 N 值从 $N_0$ 立即切换到目标值附近 $N_{\text{target}}\pm \delta$
2. 分阶段逼近：每经过 $T_{\text{step}}$ 时间，向目标 N 值逼近一步：

$$N_{k+1}=N_k+\text{sign}(N_{\text{target}}-N_k)\cdot \min (\Delta N_{\text{max}},|N_{\text{target}}-N_k|)$$

3. 锁定检测：当 $|N_k-N_{\text{target}}|<ϵ$ 时进入正常锁定模式

参数选择：

• $\Delta N_{\text{max}}$：最大单步步长，通常选为 $\sim 0.1\times F_c/F_{\text{comp}}$
• $T_{\text{step}}$：步进间隔时间，通常 $\sim 3-5$ 个参考周期
• $\delta$：初始偏移量，取决于 VCO 调谐灵敏度和 $F_c$

芯片集成的 CSR

现代 PLL 芯片（如 LMX2541、ADF4351）内部集成 CSR 电路：

• 自动检测频率误差并调整 N 值变化轨迹
• 无需外部控制逻辑
• 典型可减少 $2-4$ 倍的 cycle slip 相关锁定时间

FastLock 与 CSR 策略对比

技术	加速机理	典型改善	代价	适用场景
高电流	增大环路增益	$1.5-2\times$	CP 非线性、杂散	短跳频
宽带宽	展宽环路带宽	$2-5\times$	加速期噪声恶化	大跳频
FAS	综合（电流+时序）	$3-5\times$	需专用引脚	通用最佳方案
CSR	减小 cycle slip	$2-4\times$	需控制逻辑	大跳频

FastLock 跨芯片厂商方案对比

不同芯片厂商的 FastLock 实现在加速机制、时序控制和可编程性上有显著差异。以下是 Banerjee Ch.28 中对比的主要商用方案：

芯片型号	厂商	加速机制	加速比(典型)	可编程带宽	锁定检测方式
LMX2541	NSC/TI	可编程 $K_{\varphi }$ + 环路滤波器切换	$1-4\times$	是（寄存器控制）	数字锁定检测 + 窗口比较器
ADF4351	ADI	可编程电荷泵电流 + 自动 CSR	$2-5\times$	是（SPI 编程）	数字锁定检测
HMC833	ADI/Hittite	开环加速（频率预置 VCO）	$3-10\times$	否（FAS 等效）	模拟 + 数字混合
SiLabs 系列	Silicon Labs	自适应带宽缩放（DSP 控制）	$2-4\times$	是（自动校准）	数字自适应

各方案的时序特点：

LMX2541 时序：

FREQ[0:1] 编程 → 等待 Lock Detect 拉高 → 切换回窄带宽
         |< 内部延迟 ~10µs >|< 加速锁定 ~100µs >|< 稳定 ~50µs >|

ADF4351 时序：

SPI 写 N 值 → 自动 CSR 启动 → 常规锁定
             |< 加速阶段 ~50-200µs >|

HMC833 FAS 时序：

FAS 选通 → VCO 开环快速跳到目标频率附近 → 闭合环路精调
         |< FAS 脉冲 ~5-20µs >|< 锁定过程 ~50µs >|

加速性能定量对比（$F_{out}=2.4$GHz, $\Delta F=50$MHz, $F_c=50$kHz）：

方案	锁定时间（无 FastLock）	锁定时间（有 FastLock）	改善倍数	稳态相噪代价
LMX2541 $K_{\varphi }\uparrow 4\times$	$\sim 200$ $\mu$s	$\sim 60$ $\mu$s	$\sim 3.3\times$	$<0.5$ dB
ADF4351 CSR	$\sim 200$ $\mu$s	$\sim 80$ $\mu$s	$\sim 2.5\times$	无（稳态无影响）
HMC833 FAS	$\sim 200$ $\mu$s	$\sim 40$ $\mu$s	$\sim 5\times$	需稳定时间 $\sim 50$ $\mu$s
SiLabs 自适应	$\sim 200$ $\mu$s	$\sim 70$ $\mu$s	$\sim 3\times$	$<1$ dB（DSP 控制）

选型建议：

1. 需要极快锁定（$<50$ $\mu$s）：HMC833 FAS 方案，牺牲 $50$ $\mu$s 稳定时间
2. 需要锁定后无相噪代价：ADF4351 CSR 方案，锁定时间较慢但稳态性能不变
3. 需要权衡的通用方案：LMX2541 可编程 $K_{\varphi }$ 方案，加速比和噪声可调
4. 自动优化场景：SiLabs 自适应方案，DSP 自动优化但灵活性受限于固件

---

Ch.29: Switched and Multimode Loop Filter Design

开关滤波器的拓扑结构

开关滤波器通过数字控制切换滤波器元件值，实现可编程的环路带宽和频率响应。

电阻开关阵列

R2（决定零点 T2）使用多个电阻的串联/并联组合，通过 NMOS/PMOS 开关选择：

$$R_{2,\text{eff}}=\frac{R_{2a}\cdot R_{2b}}{R_{2a}+R_{2b}}(\text{并联切换})$$

设计方程：

• 开关导通电阻 $R_{\text{on}}$ 必须 $\ll R_2$（通常 $R_{\text{on}}<R_2/100$）
• 开关关断电容 $C_{\text{off}}$ 产生寄生通路，需纳入滤波器极点计算
• NMOS 开关尺寸折衷：$R_{\text{on}}\propto 1/W$，$C_{\text{off}}\propto W$

电容开关阵列

C1（第一电容）使用多个电容并联，通过开关控制接入数量：

$$C_{1,\text{eff}}=C_{1a}+C_{1b}+C_{1c}+\cdots (\text{数字选择})$$

关键设计参数：

• 电容阵列步长决定带宽调节分辨率
• 开关的 $C_{\text{off}}$ 与 C1 并联，限制了可用的最小电容值
• 电荷注入效应：开关关断时注入电荷 $Q_{\text{inj}}\propto C_{\text{ox}}\cdot W\cdot L\cdot V_{\text{GS}}$，导致 VCO 调谐电压瞬态跳变

切换瞬态（Glitch）分析与抑制

开关切换时产生的 Glitch 是开关滤波器设计中最重要的挑战：

Glitch 来源：

1. 电荷注入：NMOS 开关关断时将沟道电荷注入滤波电容，$\Delta V=Q_{\text{inj}}/C_1$
2. 时钟馈通：开关控制信号的 $C_{\text{gd}}$ 耦合到 VCO 调谐端
3. 时序失配：多个开关的非同步切换

抑制方法：

• 使用互补 CMOS 开关（TG）抵消电荷注入
• 添加 dummy 开关（$W/2$ 尺寸，漏源短接）吸收注入电荷
• 采用先开后合（break-before-make）切换时序
• 在带宽切换瞬间冻结 PFD 输出（hold 模式）

开关阵列的匹配设计

开关阵列的匹配精度直接影响滤波器带宽切换的准确性和可重复性。以下给出 CMOS 开关阵列的系统化匹配设计方法。

电阻开关阵列匹配

对于 R2 的多 bit 可编程阵列，匹配要求：

$$\frac{\sigma (R_{unit})}{R_{unit}}<\frac{1}{2^B\cdot \sqrt{12}}(\text{保证 DNL}<0.5\text{ LSB})$$

其中 $B$ 为阵列位数，$R_{unit}$ 为单位电阻值。

阵列位数 $B$	阻值步进	单元电阻匹配要求 ${\sigma }_R/R$	典型版图技术
2-bit（4 档）	$\Delta R=R_{total}/3$	$<2.0\%$	分段共质心
3-bit（8 档）	$\Delta R=R_{total}/7$	$<1.0\%$	共质心 + dummy
4-bit（16 档）	$\Delta R=R_{total}/15$	$<0.5\%$	分层共质心 + 修调
5-bit（32 档）	$\Delta R=R_{total}/31$	$<0.25\%$	需激光修调或 eFuse

版图策略：

• 共质心布局：将单位电阻排列成二维共质心矩阵（如 $3\times 3$ 中心为 dummy），消除线性工艺梯度
• 分段架构：MSB 段使用单位电阻并联，LSB 段使用串联分压，降低总匹配要求
• dummy 电阻：阵列外围添加 dummy 电阻（与单位电阻同尺寸，接固定电位），改善边缘刻蚀均匀性

开关晶体管匹配

开关的 $R_{on}$ 匹配直接影响切换精度：

$$R_{on}=\frac{1}{\mu C_{ox}(W/L)(V_{GS}-V_{th})}$$

关键匹配因素：

失配源	影响	缓解措施
$V_{th}$ 失配（${\sigma }_{Vth}\propto 1/\sqrt{WL}$）	$R_{on}$ 偏差 $\pm 10!-!20\%$	大尺寸 $W\cdot L$，使用厚栅氧器件
$\mu C_{ox}$ 工艺漂移	$R_{on}$ 系统偏差 $\pm 15\%$	使用修调码补偿（出厂校准）
温度梯度	不同开关温度不同	热对称布局，远离功率管
开关切换时序差	Glitch 幅度增大	时序匹配缓冲链

开关阵列设计检查表：

1. ☐ 单位电阻匹配满足 DNL 要求
2. ☐ 开关 $R_{on}<R_{unit}/100$（避免开关电阻影响分压精度）
3. ☐ 开关关断电容 $C_{off}$ 纳入滤波器极点计算
4. ☐ 电荷注入和时钟馈通已用 dummy 管和 TG 开关抑制
5. ☐ break-before-make 时序已实现（防止瞬间短路）
6. ☐ 所有开关控制信号的传播延迟已匹配（$<100$ ps 失配）
7. ☐ 温度仿真验证 $-40°C$ 到 $+85°C$ 范围内 $R_{on}$ 变化 $<\pm 20\%$
8. ☐ 阵列布局使用共质心 + 外围 dummy

MOS 开关尺寸选取流程

输入：R2_target, Ron_max, Coff_max, Fcomp
  │
  ├─ 1. 确定开关 Ron 要求：Ron < R2_target / 100
  ├─ 2. 最小宽长比：(W/L)_min = 1/(μCox · (VGS-Vth) · Ron_max)
  ├─ 3. 检查 Coff：Coff = W · L · Cox_overlap
  │      if Coff > Coff_max：减小 W（增加 L 补偿 Ron 不变）
  ├─ 4. 选择实际 W/L：取 (W/L)_min 的 1.5-2x 留余量
  └─ 5. 版图实现：单位开关尺寸 = (W/L)_chosen，M 个并联

多模滤波器

同时支持多个独立工作模式的滤波器拓扑，各模式可具有不同的阶数、带宽和极点配置。

双模滤波器设计

最常见的是 2nd/3rd 模式切换：

• 模式 1（二阶）：C1 - R2 - C2，R3 开路，C3 断开 — 宽带、快锁
• 模式 2（三阶）：C1 - R2 - C2 - R3 - C3 — 窄带、低杂散

切换控制：

$$Z_{\text{mode1}}(s)=\frac{1+sT2}{s\cdot A0\cdot (1+sT1)}$$ $$Z_{\text{mode2}}(s)=\frac{1+sT2}{s\cdot A0\cdot (1+sT1)(1+sT3)}$$

多模滤波器元件复用

优化元件数量，使关键元件（如 C1、R2）在模式间共享：

• C1 在所有模式下均使用
• R2-C2 共享零点 T2
• R3-C3 在低阶模式下通过开关旁路

自适应环路带宽

根据 PLL 工作状态自动调整带宽，实现锁定速度和杂散性能的动态优化：

控制算法：

if |ΔF| > F_threshold:
    进入宽带模式 (Fc_wide = 5·Fc_narrow)
else if lock_detected:
    切换回窄带模式 (Fc_narrow)
    启动定时器 T_dwell
    if phase_error < ε 持续 T_dwell:
        确认锁定

参数设定准则：

• $F_{\text{threshold}}$：跳频检测阈值，通常设为 $0.1\times F_{\text{channel spacing}}$
• $F_{c,\text{wide}}$：宽带模式带宽，受限于 $F_{\text{comp}}/5$（离散采样效应）
• $F_{c,\text{narrow}}$：窄带模式带宽，由最终杂散/噪声指标决定
• $T_{\text{dwell}}$：驻留时间，$\sim 10-20$ 个参考周期

效率提升：自适应带宽可在大跳频时节省 $\sim 50-70\%$ 的锁定时间，同时保持锁定后的最优噪声/杂散性能。

完整三模滤波器设计实例

以下展示一个完整的三模滤波器设计，支持窄带/中带/宽带三种工作模式，满足多标准无线收发机需求。

设计规格

参数	窄带模式	中带模式	宽带模式
$F_c$	5 kHz	20 kHz	100 kHz
$\varphi$	48°	48°	45°
目标应用	窄带 IoT（$<100$ kHz 信道）	蜂窝通信（200 kHz 信道）	WLAN（$>1$ MHz 信道）
杂散要求	$<-80$ dBc	$<-70$ dBc	$<-60$ dBc
锁定时间	$<5$ ms	$<500$ $\mu$s	$<100$ $\mu$s

滤波器拓扑

采用 2nd/3rd/4th 可切换的被动滤波器结构，核心思想是在不同模式下通过开关接入/旁路附加极点：

CP_out ──┬── C1 ── R2 ── C2 ──┬── R3_sw ── C3_sw ──┬── R4_sw ── C4_sw ──┬── VCO_tune
         │                     │                    │                    │
         └─────────────────────┘                    └────────────────────┘
                              Mode控制线（S1, S2）

• S1 关断、S2 关断 → 二阶（窄带，最大杂散抑制）
• S1 导通、S2 关断 → 三阶（中带，中等杂散抑制）
• S1 导通、S2 导通 → 四阶（宽带，最快锁定）

各模式元件值计算

基础规格：$K_{\varphi }=5$ mA，$K_{vco}=30$ MHz/V，$N=39200$，$F_{comp}=50$ kHz

模式 1（窄带，$F_c=5$ kHz, $\varphi =48°$）：

参数	计算值	标准值
${\omega }_c$	31416 rad/s
$A0$	$2.10\times 10^{-8}$ F
$C1$	0.67 nF	680 pF
$C2$	7.75 nF	8.2 nF
$R2$	21.4 k$\Omega$	22 k$\Omega$
$T3=0.1\times T2$	$3.32\times 10^{-5}$ s

模式 2（中带，$F_c=20$ kHz, $\varphi =48°$）：

参数	计算值	标准值
${\omega }_c$	125664 rad/s
$A0$	$5.26\times 10^{-9}$ F
$C1$	0.17 nF（$\gamma =0.08$）	180 pF
$C2$	1.94 nF	2.2 nF
$R2$	5.35 k$\Omega$	5.6 k$\Omega$
$R3$	10 k$\Omega$
$C3$	1.0 nF	1.0 nF

模式 3（宽带，$F_c=100$ kHz, $\varphi =45°$）：

参数	计算值	标准值
${\omega }_c$	628318 rad/s
$A0$	$1.05\times 10^{-9}$ F
$C1$	84 pF（$\gamma =0.12$）	82 pF
$C2$	0.39 nF	390 pF
$R2$	2.68 k$\Omega$	2.7 k$\Omega$
$R3$	5 k$\Omega$	5.1 k$\Omega$
$C3$	500 pF	470 pF
$R4$	10 k$\Omega$	10 k$\Omega$
$C4$	120 pF	120 pF

模式切换时序

模式切换时，VCO 调谐电压的平稳过渡是核心挑战：

切换事件	调谐电压瞬态	恢复时间	Glitch 幅度
窄带→中带	$\Delta V_{tune}\approx 200$ mV	$\sim 50$ $\mu$s	$\sim 10$ mV
中带→窄带	$\Delta V_{tune}\approx 150$ mV	$\sim 200$ $\mu$s（窄带恢复慢）	$\sim 5$ mV
宽带→中带	$\Delta V_{tune}\approx 80$ mV	$\sim 10$ $\mu$s	$\sim 15$ mV

Glitch 缓解措施：

1. 先开后合（break-before-make）：切换前先断开当前模式的所有开关（<$10$ ns），等待 $\sim 50$ ns 后再导通新模式开关
2. 电荷注入抵消：在开关附近放置 dummy 晶体管（$W/2$ 尺寸，漏源短接）吸收注入电荷
3. PFD 保持（hold）：在模式切换的 $\sim 100$ ns 窗口内冻结 PFD 输出，防止切换瞬态被环路放大

---

Ch.30: Dealing with Real-World Components

电容非理想性定量分析

等效串联电阻（ESR）

电容的 ESR 在参考频率处引入额外阻抗，导致滤波器传输特性偏离理想值：

电容类型	典型 ESR @ 1MHz	对滤波器的影响
NP0/C0G (MLCC)	$<0.1\Omega$	可忽略（$<0.1\%$ 阻抗偏差）
X7R (MLCC)	$0.1-0.5\Omega$	在 $F_{\text{comp}}>10\text{MHz}$ 时需注意
X5R (MLCC)	$0.2-1.0\Omega$	高频杂散抑制降低 $\sim 1-2$ dB
钽电容	$1-5\Omega$	不推荐用于环路滤波器

ESR 引入的阻抗偏差可建模为理想电容串联一个电阻：

$$Z_{\text{real}}(s)=\frac{1}{sC}+\text{ESR}$$

对于 C1（并联臂），ESR 会在高频产生零点 ${\omega }_z=1/(C1\cdot \text{ESR})$，降低高频杂散抑制效果。在 $F_{\text{comp}}>10\text{MHz}$ 的高频设计中，C1 的 ESR 不可忽略。

等效串联电感（ESL）

电容的 ESL 会在高频与电容形成串联谐振：

$$f_{\text{SRF}}=\frac{1}{2\pi \sqrt{\text{ESL}\cdot C}}$$

封装尺寸	典型 ESL	SRF (C=1nF)	SRF (C=10nF)
0402	$\sim 0.3\text{nH}$	290 MHz	92 MHz
0603	$\sim 0.5\text{nH}$	225 MHz	71 MHz
0805	$\sim 0.7\text{nH}$	190 MHz	60 MHz
1206	$\sim 1.0\text{nH}$	159 MHz	50 MHz

工程建议：当 $F_{\text{comp}}<f_{\text{SRF}}/10$ 时，ESL 影响可忽略。对于典型 PLL 设计（$F_{\text{comp}}<100\text{MHz}$），0402/0603 封装足够。大电容值可用 多个小电容并联 以降低等效 ESL。

ESR/ESL 对参考杂散的定量退化模型

电容的 ESR 和 ESL 不仅改变滤波器频率响应，还直接导致参考杂散水平退化。以下给出定量模型。

ESR 引起的杂散退化

对于并联臂电容 C1，ESR 引入的零点 ${\omega }_z=1/(C_1\cdot \text{ESR})$ 在 $F_{comp}$ 处产生额外的传输增益：

$$\Delta Spu{r}_{ESR}=20{\log }_{10}\left(\sqrt{1+({\omega }_{comp}\cdot C_1\cdot \text{ESR}{)}^2}\right)[\text{dB}]$$

C1 电容值	X5R ESR=0.5Ω @50kHz	X5R ESR=0.5Ω @5MHz	NP0 ESR=0.05Ω @50kHz	NP0 ESR=0.05Ω @5MHz
100 pF	$<0.01$ dB	$0.02$ dB	$<0.001$ dB	$0.002$ dB
1 nF	$0.02$ dB	$1.4$ dB	$0.002$ dB	$0.14$ dB
10 nF	$0.2$ dB	$10.5$ dB	$0.02$ dB	$1.4$ dB

关键发现：

• 低频设计（$F_{comp}<1$ MHz）：ESR 对杂散的影响 $<0.5$ dB，可忽略
• 高频设计（$F_{comp}>5$ MHz）：X5R 电容的 ESR 可导致 $>5$ dB 的杂散退化，必须使用 NP0/C0G
• C1 的 ESR 影响最大（并联臂直接连接到 VCO 调谐端），C2/C3 的 ESR 影响较小（串联臂有限流）

ESL 引起的杂散退化

ESL 在 $F_{comp}$ 处产生阻抗升高的效应，降低滤波器的高频滚降：

$$\Delta Spu{r}_{ESL}=20{\log }_{10}\left(\frac{1}{1-({\omega }_{comp}/{\omega }_{SRF}{)}^2}\right)[\text{dB}]$$

$F_{comp}$	与 $f_{SRF}$ 比例	ESL 引起的杂散退化	典型场景
$<f_{SRF}/10$	比例 $<0.1$	$<0.1$ dB	可忽略（通用 PLL）
$f_{SRF}/5$	比例 $0.2$	$0.2$ dB	需注意，高 $F_{comp}$ 设计
$f_{SRF}/3$	比例 $0.33$	$0.5$ dB	⚠️ 需使用更小封装或更多并联
$f_{SRF}/2$	比例 $0.5$	$1.3$ dB	❌ 需升级电容
$f_{SRF}$	比例 $1.0$	$\infty$（谐振）	❌ 不可接受，必须避免

ESR/ESL 综合杂散模型

将 ESR 和 ESL 同时纳入滤波器阻抗模型，得到修正后的杂散增益：

$$Z_{real}(s)=\frac{1+s\cdot \text{ESR}\cdot C+s^2\cdot \text{ESL}\cdot C}{sC}\cdot \frac{1}{1+s\cdot C\cdot \text{ESR}+s^2\cdot \text{ESL}\cdot C}$$

综合杂散退化：$Spu{r}_{total,real}=Spu{r}_{ideal}+\Delta Spu{r}_{ESR}+\Delta Spu{r}_{ESL}$

工程设计规则：

1. 当 $F_{comp}<1$ MHz：只考虑 ESR（NP0 可忽略，X5R 退化为 $<1$ dB）
2. 当 $1$ MHz $<F_{comp}<10$ MHz：ESR 和 ESL 均需考虑，C1 必须使用 NP0，C2/C3 可用 X7R
3. 当 $F_{comp}>10$ MHz：所有滤波电容必须使用 NP0/C0G，并选择 0402/0603 小封装降低 ESL
4. 使用多个小电容并联替代单个大电容，将等效 ESL 降低 $\sqrt{N}$ 倍（$N$ 为并联数量）

介质吸收（Dielectric Absorption）

介质吸收是电容的电介质在充放电后不能立即释放所有电荷的滞后现象。它对PLL的影响：

• 锁定时间延长：电容”记忆”前一个频率的电压，导致瞬态响应出现缓慢的拖尾
• 杂散再生：DA 引入的非线性在 $F_{\text{comp}}$ 处产生谐波

介质类型	DA 系数	PLL 适用性
NP0/C0G	$<0.01\%$	最佳选择
X7R	$\sim 0.5-1\%$	可用于 C2/C3（非关键路径）
X5R	$\sim 1-2\%$	谨慎使用
钽电容	$>5\%$	不推荐

关键规则：C1（直接连接到VCO调谐端）必须使用 NP0/C0G，因其 DA 效应直接影响锁定精度。

电压系数（DC Bias特性）

II类介质（X7R/X5R）电容的容值随直流偏置电压显著变化。在 $5\text{V}$ 偏置下，小封装 X7R 电容可能损失 $50-70\%$ 的标称容值：

$$C(V)=C_0\cdot (1-\alpha \cdot V^2)$$

这会导致实际环路带宽低于设计值，相位裕度偏离目标。对策：

• 使用额定电压 $>2\times$ 工作电压的电容
• C1 和 C2 优先选用 NP0/C0G
• 大容值电容需参考厂家提供的 DC Bias 曲线降额

电阻非理想性定量分析

寄生并联电容

电阻的寄生电容与阻值并联，在高频引入额外极点：

$$f_p=\frac{1}{2\pi \cdot R\cdot C_{\text{par}}}$$

封装	$C_{\text{par}}$	R=10kΩ 时 $f_p$	R=100kΩ 时 $f_p$
0402	$\sim 0.05\text{pF}$	318 GHz	31.8 GHz
0603	$\sim 0.08\text{pF}$	199 GHz	19.9 GHz
0805	$\sim 0.12\text{pF}$	133 GHz	13.3 GHz

对于 $R<100\text{k}\Omega$ 的典型滤波器电阻，寄生电容的影响在 $F_{\text{comp}}<1\text{GHz}$ 时可忽略。

寄生串联电感

电阻的引线电感（典型 $\sim 0.5-2\text{nH}$）与阻值串联，在高频产生零点 $f_z=R/(2\pi \cdot L_{\text{par}})$。对于 $R2=20\text{k}\Omega$，$f_z\approx 3.2\text{GHz}$——远高于典型 PLL 工作频率。

温度效应定量分析

电容温度系数（TCR）

不同介质类型的电容温度特性差异巨大：

介质类型	TCR	-40°C 偏差	+85°C 偏差
NP0/C0G	$\pm 30\text{ppm}{/}^{\circ }\text{C}$	$-0.19\%$	$+0.19\%$
X7R	$\pm 15\%$（全温）	$-15\%$	$-15\%$
X5R	$\pm 15\%$（全温）	$-15\%$	$-15\%$（限 85°C）

对环路带宽的影响：

• NP0/C0G：带宽变化 $<0.2\%$，可忽略
• X7R：带宽可能变化 $\pm 15\%$，相位裕度变化 $\pm 3-5^{\circ }$

设计对策：

• C1 和 R2-C2 时间常数路径必须使用 NP0/C0G
• C3/C4（高阶极点）可以使用 X7R，温度变化对环路稳定性影响较小
• 全温范围仿真验证环路带宽和相位裕度

电阻温度系数（TCR）

电阻类型	TCR	温漂（-40°C 到 +85°C）
厚膜	$\pm 100-200\text{ppm}{/}^{\circ }\text{C}$	$\pm 1.25-2.5\%$
薄膜	$\pm 25-50\text{ppm}{/}^{\circ }\text{C}$	$\pm 0.3-0.6\%$
金属箔	$\pm 0.5-5\text{ppm}{/}^{\circ }\text{C}$	$\pm 0.006-0.06\%$

R2（决定零点 T2 和增益）应选用薄膜电阻（$\pm 25\text{ppm}{/}^{\circ }\text{C}$ 或更好）。

环路滤波器电阻热噪声对相位噪声的贡献

环路滤波器中的电阻（特别是 R2 和 R3）是 PLL 带内相位噪声的重要来源，在有源和无源滤波器中都需要考虑。

电阻热噪声模型

每个电阻产生 $4kTR$ 的电压噪声密度（$k$ 为玻尔兹曼常数，$T$ 为绝对温度）：

$$\overline{v_n^2}=4kTR[{\text{V}}^2/\text{Hz}]$$

在 $T=300\text{K}$ 时，$4kT\approx 1.66\times 10^{-20}{\text{V}}^2/\text{Hz}/\Omega$。

热噪声在 PLL 中的传输

R2 的热噪声通过滤波器传递到 VCO 调谐端。其传递函数取决于滤波器拓扑：

• 二阶滤波器：R2 的热噪声在零点频率 $1/T2$ 以下被 C2 旁路，在 $1/T2$ 以上通过 C1 耦合到输出
• 定性影响：在环路带宽内，R2 噪声经过闭环传递函数的低通滤波，对输出相位噪声的贡献约为：

$$L_{\text{R2}}(f)\approx 4kT{R}_2\cdot {\left(\frac{K_{\text{vco}}}{f}\right)}^2\cdot {\left|\frac{1}{1+G(s)\cdot H}\right|}^2$$

定量估算

参数	典型值	RMS 噪声贡献	对相位噪声影响
R2 = 10kΩ	$4kTR\approx 1.3\text{nV}/\sqrt{\text{Hz}}$	带内 $\sim -160\text{dBc/Hz}$ @ 10kHz offset	通常可忽略
R2 = 100kΩ	$4kTR\approx 4.1\text{nV}/\sqrt{\text{Hz}}$	带内 $\sim -150\text{dBc/Hz}$ @ 10kHz offset	对低噪底 PLL 不可忽略
R3 = 100kΩ	同 R2	高频段贡献更小（极点滤波）	更低

工程判断：当 $R_2<50\text{k}\Omega$ 时，电阻热噪声贡献通常低于 PFD/CP 噪声 $10\text{dB}$ 以上，可以忽略。

元件值标准化（E-series 映射）

设计实例中计算出的精确元件值（如 $C2=7.75\text{nF}$、$R2=21.4\text{k}\Omega$）在实际设计中需映射到标准 E-series 值。

标准值系列选择

精度需求	推荐系列	容差	步进因子
通用（成本优先）	E12	$\pm 10\%$	$\sim 21\%$
中等精度	E24	$\pm 5\%$	$\sim 10\%$
高精度（关键路径）	E48/E96	$\pm 1\%$	$\sim 2\%$

映射策略

1. 优先匹配时间常数：保持 $T2=R2\cdot C2$ 和 $T1=R2\cdot C1\cdot C2/(C1+C2)$ 尽可能接近设计值
2. 使用标准电容值：电容可选标准值较少，先选择最接近的标准电容值
3. 调节电阻值补偿：根据已选电容值，反向计算所需的精确电阻值，再选择最接近的标准电阻值
4. 性能偏差评估：用标准值代入传递函数，计算 $F_c$ 和 $\varphi$ 的实际偏差

实例（二阶设计实例的标准值映射）：

参数	计算值	标准值选择	偏差
C1	0.67nF	680pF (E12)	$+1.5\%$
C2	7.75nF	8.2nF (E12)	$+5.8\%$
R2	21.4kΩ	22kΩ (E12)	$+2.8\%$
实际 $F_c$	2.50kHz	$\sim 2.42$kHz	$-3.2\%$
实际 $\varphi$	48°	$\sim 46.5°$	$-1.5°$

偏差在 $\pm 5\%$ 以内通常可接受，若超出需迭代调整标准值组合。

偏差超出 $\pm 5\%$ 时的迭代重算方法

当标准值组合导致 $F_c$ 或 $\varphi$ 偏差超出 $\pm 5\%$ 时，需执行以下迭代流程：

1. 计算当前偏差：用标准值代入传递函数，得到实际 $F_c^{\prime }$、${\varphi }^{\prime }$
2. 确定补偿方向：
   • $F_c^{\prime }<F_c$（偏低）：减小 $A0$（等效减小各电容值）或增大 $K_{\varphi }/K_{vco}$
   • ${\varphi }^{\prime }<\varphi$（偏低）：减小 $C2$ 同时增大 $R2$ 保持 $T2$，或微调 Gamma
3. 主元件调整策略：
   • 电容不足：选择相邻 E12 系列值（如 $8.2\text{nF}\to 10\text{nF}$），重新计算
   • 电阻补偿：根据已选电容计算所需精确 $R2$，从 E96 系列中选择最接近值
   • 时间常数匹配优先：若 $T2$ 偏差 $<2\%$ 而 $F_c$ 偏差 $>5\%$，调整 $A0$ 而非 $T2$
4. 重新验证：迭代至 $F_c$ 和 $\varphi$ 偏差均 $<5\%$（通常 1-2 轮收敛）

实例（标准值映射后的迭代）：

迭代	C1	C2	R2	$F_c$ 偏差	$\varphi$ 偏差	操作
0	680pF	8.2nF	22kΩ	$-3.2\%$	$-1.5°$	初始映射
1	680pF	8.2nF	21.5kΩ(E96)	$-2.1\%$	$-0.8°$	换 R2
2	680pF	7.5nF(E24)	22kΩ	$+1.8\%$	$+1.2°$	换 C2

E96 精密匹配步骤：当 $\varphi$ 要求 $\pm 1°$ 以内时，固定电容为标准值，使用 E96 电阻进行精密调节：

1. 固定 C 为最接近的标准值
2. 由 $T2=R2\cdot C2$ 反向计算所需 $R2=T2/C2$
3. 从 E96 系列中选择最接近的电阻值（$\pm 1\%$ 公差）
4. 验证 $F_c$ 偏差 $<2\%$，$\varphi$ 偏差 $<1°$

电荷泵非理想性对滤波器设计的反馈影响

电荷泵的非理想特性直接影响环路滤波器的设计选择和性能边界。

泄漏电流约束

CP 输出端的泄漏电流 $I_{\text{leak}}$（典型 $0.1-10\text{nA}$）会在 VCO 调谐端产生周期性的电压纹波：

$$\Delta V_{\text{ripple}}=\frac{I_{\text{leak}}\cdot T_{\text{comp}}}{A0}$$

为满足杂散指标，$\Delta V_{\text{ripple}}$ 需低于某个阈值，从而约束最小 $A0$（总电容）：

$$A{0}_{\text{min}}=\frac{I_{\text{leak}}\cdot T_{\text{comp}}}{\Delta V_{\text{max}}}$$

实例：$I_{\text{leak}}=1\text{nA}$，$F_{\text{comp}}=50\text{kHz}$，要求 $\Delta V_{\text{max}}<10\mu \text{V}$：

$$A{0}_{\text{min}}=\frac{1\text{nA}\times 20\mu \text{s}}{10\mu \text{V}}=2\text{nF}$$

若 5 步设计法算出的 $A0<A{0}_{\text{min}}$，需增大 $A0$ 并相应调整其它参数（减小 $F_c$ 或增大 $K_{\varphi }/K_{\text{vco}}$ 补偿）。

CP 电流失配

CP 的源电流和漏电流不匹配（典型 $1-5\%$）导致：

• 参考杂散恶化：在 $F_{\text{comp}}$ 处产生额外杂散
• 锁定点偏移：VCO 调谐电压偏离理想值

设计对策：对于 CP 失配较大的 PLL 芯片，选择更大的 A0（总电容）可以降低失配引起的电压波动。

CP 死区

PFD 的复位延迟不足导致电荷泵在零相位误差附近不响应（死区），时域上表现为 VCO 调谐端的锯齿波。影响：

• 带内相位噪声抬高
• 参考杂散中的高次谐波增加

滤波器设计应对：增加参考频率处的滤波极点阶数（如从二阶升级为三阶）可抑制死区引起的高频杂散。

容差分析与蒙特卡洛方法

元件公差对性能的统计影响

典型元件公差：

• NP0/C0G 电容：$\pm 5\%$ 或 $\pm 10\%$
• X7R 电容：$\pm 10\%$ 或 $\pm 20\%$
• 薄膜电阻：$\pm 1\%$ 或 $\pm 0.1\%$
• 厚膜电阻：$\pm 5\%$ 或 $\pm 1\%$

关键参数的最坏情况分析

参数	受影响的元件	最坏情况漂移
环路带宽 $F_c$	所有电容和 R2	$\pm 15-25\%$（NP0+薄膜）
相位裕度 $\varphi$	R2-C2 时间常数	$\pm 5-10^{\circ }$
零点 $T2$	R2, C2	$\pm 6\%$（$1\%$ R + $5\%$ C）
第一极点 $T1$	C1, R2, C2	$\pm 10-15\%$

蒙特卡洛分析流程

对于高可靠性设计，建议执行蒙特卡洛分析（>1000 次迭代）：

1. 定义元件分布：每个元件值服从高斯或均匀分布，$3\sigma$ 等于公差范围
2. 每次迭代计算：$F_c$、$\varphi$、开环增益、相位裕度
3. 统计分析：提取 $\mu \pm 3\sigma$ 边界
4. 设计验证：确保最坏情况仍满足 $\varphi >35^{\circ }$（绝对最低要求）

工程经验：如果蒙特卡洛分析的 $F_c$ 变异系数（$\sigma /\mu$）$>20\%$，需升级关键元件公差。

Worst-Case 设计与良率分析

除了蒙特卡洛分析，Banerjee 还推荐使用 Worst-Case（极值）分析验证设计的温漂极限：

Worst-Case Corner 组合（假设各参数独立）：

参数	标称值	$F_c$ 最大（Fast Corner）	$F_c$ 最小（Slow Corner）	相裕度最小
C1	标称	$-\Delta$	$+\Delta$	$+\Delta$（C1 增大→极点降低）
C2	标称	$-\Delta$	$+\Delta$	$-\Delta$（C2 增大→T2 增大）
R2	标称	$+\Delta$	$-\Delta$	$+\Delta$（R2 增大→T2 增大）
R3	标称	忽略对 $F_c$ 影响	忽略	$-\Delta$（R3 增大→T3 增大）
$K_{\varphi }$	标称	$+10\%$	$-10\%$	$+$(更高的 ${\omega }_c$ 降低 Gamma)
$K_{vco}$	标称	$+10\%$	$-10\%$	$-$
温度	$25^{\circ }$C	$-40^{\circ }$C（MLCC X5R C $\downarrow 10\%$）	$+85^{\circ }$C（MLCC X5R C $\downarrow 10\%$）	依赖 TC 曲线

Monte Carlo 结果评估标准：

指标	可接受（良率 $>99.7\%$）	关注（良率 $95-99.7\%$）	不可接受（良率 $<95\%$）
$F_c$ 偏差	$<\pm 10\%$	$\pm 10-20\%$	$>\pm 20\%$
$\varphi$ 偏差	$<\pm 5^{\circ }$	$\pm 5-10^{\circ }$	$>\pm 10^{\circ }$
Gamma 偏差	$<\pm 15\%$	$\pm 15-30\%$	$>\pm 30\%$
Spur 性能	$<\pm 1$ dB	$\pm 1-3$ dB	$>\pm 3$ dB

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Gamma 的 PVT 鲁棒性分析

Gamma 优化参数在 PVT（工艺-电压-温度）变化下的稳定性直接影响 PLL 的可制造性。本节系统分析 γ 对各种非理想因素的敏感度。

γ 的元件级敏感度公式

二阶被动滤波器中 γ 由 C1、C2、R2 和环路增益 K 共同决定。将 γ 对各元件的偏导数归一化后得到敏感度系数：

$$S_{C1}^{\gamma }=\frac{\partial \gamma }{\partial C1}\cdot \frac{C1}{\gamma }=-\frac{1-\gamma }{\gamma }\cdot \frac{C1}{A0}=-(1-\gamma )$$ $$S_{C2}^{\gamma }=\frac{\partial \gamma }{\partial C2}\cdot \frac{C2}{\gamma }=-\frac{1-\gamma }{\gamma }\cdot \frac{C2}{A0}+\frac{1}{1-\gamma }=\frac{\gamma }{1-\gamma }-(1-\gamma )$$ $$S_{R2}^{\gamma }=\frac{\partial \gamma }{\partial R2}\cdot \frac{R2}{\gamma }=0\text{（γ 定义中不含 R2）}$$ $$S_{K_{\varphi }}^{\gamma }=\frac{\partial \gamma }{\partial K_{\varphi }}\cdot \frac{K_{\varphi }}{\gamma }=-1\text{（γ ∝ 1/K）}$$ $$S_{K_{vco}}^{\gamma }=\frac{\partial \gamma }{\partial K_{vco}}\cdot \frac{K_{vco}}{\gamma }=-1\text{（γ ∝ 1/K）}$$

γ 的元件敏感度数值表（以 γ=0.12 为例）：

参数	敏感度 S	物理含义
$C1$	$-0.88$	C1 ↑ 1% → γ ↓ 0.88%（γ 与 C1 强反相关）
$C2$	$-0.21$	C2 ↑ 1% → γ ↓ 0.21%（C2 变化通过 A0 和 γ 间接影响）
$R2$	$0$	γ 定义中不含 R2，但 R2 通过保持时间常数影响 PM
$K_{\varphi }$	$-1.0$	Kφ ↑ 1% → γ ↓ 1%（最敏感参数）
$K_{vco}$	$-1.0$	Kvco ↑ 1% → γ ↓ 1%（通过 K 影响）

结论：γ 对 Cp 电流和 VCO 增益的变化最为敏感（$|S|=1.0$），对 C1 的敏感度次之（$|S|=0.88$），对 C2 的敏感度仅为 $-0.21$。这意味着 PVT 下 γ 的漂移主要由 $K_{\varphi }$ 和 $K_{vco}$ 决定。

温度对 γ 的影响

温度变化通过电容温度系数（TCC）和电阻温度系数（TCR）影响 C1/C2/R2 值，进而改变 γ：

$$\Delta {\gamma }_T\approx \gamma \cdot \left[-(1-\gamma )\cdot \frac{\Delta C1}{C1}+\frac{\gamma }{1-\gamma }\cdot \frac{\Delta C2}{C2}-\frac{\Delta K_{\varphi }}{K_{\varphi }}-\frac{\Delta K_{vco}}{K_{vco}}\right]$$

温度扫描 γ 漂移表（${\gamma }_{ref}=0.12$，$T_{ref}=25°C$）：

电容类型	$-40°C$ 时 $\gamma$	$+85°C$ 时 $\gamma$	$\gamma$ 总漂移	PM 等效漂移
全 NP0	$0.120$	$0.120$	$<\pm 0.001$	$<\pm 0.3°$
C1=NP0, C2=X7R	$0.120$	$0.105$	$\pm 0.015$	$\pm 3°$
全 X7R	$0.105$	$0.095$	$\pm 0.025$	$\pm 5°$
全 X5R	$0.108$	$0.098$	$\pm 0.022$	$\pm 4°$

工程规则：

• 全 NP0 时 γ 温漂可忽略
• C1 使用 NP0 + C2/C3 使用 X7R 时，γ 温漂 $\sim \pm 0.015$（PM 变化 $\sim \pm 3°$）
• 全 X7R 时建议在设计 γ 基础上增大 $+0.02$ 以补偿高温下的 γ 降低

工艺角对 γ 的影响

片上参数的变化通过 $K_{\varphi }$ 和 $K_{vco}$ 影响 γ，而片外无源元件的容差则通过 C1/C2 影响 γ：

工艺角	$K_{\varphi }$ 变化	$K_{vco}$ 变化	γ 相对漂移	主导因素
TT (typ)	0%	0%	0%（基准）	—
FF (fast)	$+15\%$	$+10\%$	$-24\%$	$K_{\varphi }+K_{vco}$ 同时增大
SS (slow)	$-15\%$	$-10\%$	$+28\%$	$K_{\varphi }+K_{vco}$ 同时减小
SF (slowN-fastP)	$-10\%$	$+5\%$	$+5\%$	部分抵消
FS (fastN-slowP)	$+10\%$	$-5\%$	$-5\%$	部分抵消

关键结论：FF/SS 角下 γ 的漂移可达 $\pm 25\%$，对应 PM 变化 $\pm 5°$。这意味着即使无源元件为理想值，片上工艺变化本身就足以将设计 PM 从 48° 推至 43°（FF）或 53°（SS）。

γ 设计余量指南

设计目标	标称 γ	需预留 γ 余量	γ 设计区间
消费电子（$0-70°C$，片外无源）	0.12	$\pm 0.015$	$[0.105,0.135]$
工业级（$-40-85°C$，C1=NP0）	0.12	$\pm 0.020$	$[0.100,0.140]$
汽车级（$-40-125°C$，全 NP0）	0.12	$\pm 0.010$	$[0.110,0.130]$
全集成（片内电容，片上工艺角主导）	0.12	$\pm 0.030$	$[0.090,0.150]$

设计建议：

1. 在 PVT 敏感应用中，选择标称 γ 时向区间上限偏移（例如取 γ=0.14 而非 0.12），因为 SS 角 γ 增大（$\zeta$ 增大）通常比 FF 角 γ 减小（$\zeta$ 减小）更安全
2. 若 MC 仿真显示 $\gamma$ 的 $3\sigma$ 超出 $\pm 30\%$，需升级关键元件公差或选择更稳定的电容类型
3. 全集成设计中，使用可编程电荷泵电流 $K_{\varphi }$ 来数字校准 PVT 引起的 γ 漂移

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高温老化对参数的漂移估算（$T=125^{\circ }$C，1000 小时）：

元件类型	参数漂移	对 $F_c$ 的等效影响
MLCC X7R 电容	$-5\%$（老化 + 偏压）	$+5\%F_c$（C1/C2 减小）
薄膜电阻	$<0.5\%$	可忽略
VCO $K_{vco}$	$+5-10\%$（温度效应）	$+3-5\%F_c$
电荷泵 $K_{\varphi }$	$-5-10\%$（MOS 迁移率退化）	$-5-10\%F_c$

温度补偿设计方法

当应用环境温度范围超过 $[-40^{\circ }$C, $+85^{\circ }$C] 且 $F_c$ 漂移超过 $\pm 15\%$ 时，需引入温度补偿：

1. 选择低 TCC 电容：NP0/C0G（$<\pm 30$ ppm/${}^{\circ }$C）替代 X7R（$\pm 15\%$ 全温），但面积大 $3-5\times$
2. 分压网络补偿：使用 NTC 热敏电阻 + 固定电阻组成与温度成反比的分压器来调整 $K_{\varphi }$ 或环路滤波器偏置
3. 数字温度校准：片上温度传感器（$\pm 2^{\circ }$C 精度）+ 查找表调整 N 值或电荷泵电流

NP0 vs X7R 对 $F_c$ 温漂的影响：

电容类型	温漂范围（$-40$ 至 $+85^{\circ }$C）	导致的 $F_c$ 总漂移	面积（100pF）
NP0/C0G	$\pm 0.3\%$	$<\pm 0.5\%$	$\sim 0.01$ mm${}^2$
X7R	$-15\%$ 至 $+15\%$	$\pm 10-15\%$	$\sim 0.003$ mm${}^2$
X5R	$-15\%$ 至 $+10\%$	$\pm 8-12\%$	$\sim 0.003$ mm${}^2$
薄膜（Thin Film）	$\pm 0.5\%$	$<\pm 1\%$	$\sim 0.008$ mm${}^2$

工程规则：

1. 消费级（$0$ 至 $+70^{\circ }$C）可用 X7R，$F_c$ 漂移 $\pm 10\%$ 可接受
2. 工业级（$-40$ 至 $+85^{\circ }$C）中 $C1$ 使用 NP0，$C2/C3$ 可用 X7R（时间常数 $T2$ 对 C2/R2 乘积敏感，但 R2 低 TC 可部分补偿）
3. 汽车级（$-40$ 至 $+125^{\circ }$C）建议全 NP0 或薄膜技术

VCO 的输入电容 $C_{\text{in}}$（通常 $5-20\text{pF}$）与 C1 并联，等效改变滤波器参数：

$$C{1}_{\text{eff}}=C1+C_{\text{in}}$$

定量影响：

• 若 $C1\gg C_{\text{in}}$（$C1>10\times C_{\text{in}}$），VCO 输入电容可忽略
• 若 $C1\approx C_{\text{in}}$（高频设计中常见），需将 $C_{\text{in}}$ 纳入 C1 值：$C{1}_{\text{design}}=C{1}_{\text{target}}-C_{\text{in}}$
• VCO 输入电容对温度和电压敏感，需留余量

设计规则：始终在 C1 设计中预留 $C_{\text{in}}$ 的容差空间，或从目标 C1 值中减去 $C_{\text{in}}$ 的典型值。

PCB 布局考虑

关键路径走线

• VCO 调谐端：最短走线，避免与数字信号平行；使用地线包围（guard ring）
• C1 连接：直接紧贴 VCO 调谐引脚，减少寄生电感
• 电荷泵输出：远离时钟/数据线，避免杂散耦合

布局规则总结

1. 元件放置顺序：CP_out → C1（最近）→ R2 → C2 → R3 → C3 → VCO_tune
2. 地平面完整性：滤波器下方保持完整地平面，不分割
3. 模拟/数字分区：滤波器属于模拟区域，与数字PLL控制线保持 $>5\text{mm}$ 间距
4. 去耦电容：每个运放供电引脚放置 $0.1\mu \text{F}+10\mu \text{F}$ 去耦电容
5. 热管理：滤波器元件远离功率器件（PA/LDO），减少温度梯度

设计对策总结

实际元件非理想性的测试表征方法

将理论非理想性转化为可测量的实验室参数是确保设计-仿真-实测一致性的关键步骤。以下提供面向 PLL 环路滤波器的元件表征方法。

电容 ESR/ESL 的阻抗分析仪测量

设备：阻抗分析仪（Keysight E4990A 或类似）或 VNA（带 S11 测试）

步骤：

1. 将电容焊接在专用测试夹具上（移除 PCB 走线寄生）
2. 在 $1$ kHz $-1$ GHz 范围内测量 $|Z|$ 和 $\angle Z$
3. 提取参数：
   • 低频段（$f\ll f_{SRF}$）：$C=1/(2\pi f\cdot |Z|)$
   • 谐振点：$f_{SRF}=1/(2\pi \sqrt{ESL\cdot C})$
   • 高频段（$f\gg f_{SRF}$）：$ESL=|Z|/(2\pi f)$
   • 最低点阻抗：$ESR=|Z{|}_{min}$

| 电容类型 | 标称值 | 实测 $C$ | 实测 $ESR$ @ $F_{comp}=50$kHz | $f_{SRF}$ | ` |---------|-------|---------|----------------------------|----------| | NP0 1nF | 1.0 nF | 0.98 nF | $0.08$ $\Omega$ | $\sim 150$ MHz | | X7R 10nF | 10 nF | 8.5 nF @ 2V DC | $0.3$ $\Omega$ | $\sim 30$ MHz | | X7R 100nF | 100 nF | 72 nF @ 2V DC | $0.5$ $\Omega$ | $\sim 10$ MHz |

注意：X7R 电容的容值随 DC 偏置电压显著下降（$>50\%$ @ 额定电压），测量时必须施加与实际工作点相同的 DC 偏置。

电阻温度系数（TCR）表征

设备：精密万用表（Keysight 34470A）+ 恒温箱

步骤：

1. 将电阻置于恒温箱中，连接万用表（4 线 Kelvin 测量）
2. 以 $10°$C 步进扫描 $-40°$C 至 $+85°$C
3. 记录每个温度点的电阻值 $R(T)$
4. 计算 TCR：$TCR=\frac{1}{R(25°C)}\cdot \frac{R(T_2)-R(T_1)}{T_2-T_1}$ [ppm/°C]

电阻类型	标称值	标称 TCR	实测 TCR（$-40$ 至 $+85°$C）	PLL 滤波器影响
薄膜（E96）	22 k$\Omega$	$\pm 25$ ppm/°C	$+22$ ppm/°C	$F_c$ 漂移 $<\pm 0.5\%$（可忽略）
厚膜	22 k$\Omega$	$\pm 100$ ppm/°C	$+85$ ppm/°C	$F_c$ 漂移 $<\pm 1\%$
金属膜	22 k$\Omega$	$\pm 50$ ppm/°C	$+42$ ppm/°C	$F_c$ 漂移 $<\pm 0.8\%$

工程建议：环路滤波器中的 $R2$ 和 $R3$ 应使用薄膜电阻（TCR $<\pm 25$ ppm/°C），以保证不同温度下的滤波器特性一致性。

VCO 电感 Q 值的网络分析仪测试

设备：VNA + 探针台（适用于片上电感）或夹具（适用于分立电感）

步骤：

1. 校准 VNA 至 DUT 参考平面（SOLT 校准）
2. 测量 $S_{11}$ 并转换为 $Z_{in}$
3. 提取电感参数：$L=\text{Im}(Z_{in})/(2\pi f)$，$Q=\text{Im}(Z_{in})/\text{Re}(Z_{in})$

电感类型	标称 L	实测 L @ 2GHz	Q @ 2GHz	$f_{SRF}$
绕线陶瓷	4.7 nH	4.65 nH	$\sim 60$	$>6$ GHz
多层片式	4.7 nH	4.4 nH	$\sim 30$	$\sim 4.5$ GHz
螺旋片上（65nm）	2 nH	2.1 nH	$\sim 15$	$\sim 20$ GHz

PCB 寄生参数提取

设备：TDR（时域反射计）或 VNA

关键提取路径：

• CP 输出至 C1 走线：寄生电感导致滤波器的零点频率偏移

$$L_{par,trace}\approx 2\cdot l\cdot \left(0.5+\ln \left(\frac{2\pi \cdot h}{w}\right)\right)[\text{nH}]$$

其中 $l$ 为走线长度（mm），$h$ 为介质厚度，$w$ 为走线宽度。

• VCO 调谐端走线：寄生电容 $C_{par}$ 与 C1 并联

$$C_{par}\approx {ϵ}_r\cdot \frac{w\cdot l}{h}\cdot 0.0885[\text{pF}]$$

PCB 参数	典型 $L_{par}$	典型 $C_{par}$	对滤波器影响
CP→C1（5mm）	$\sim 0.5$ nH	—	$F_c$ 偏移 $<1\%$，可忽略
C1→R2→C2（10mm）	$\sim 1$ nH	—	$F_c$ 偏移 $<2\%$，可忽略
Vtune（15mm）	$\sim 1.5$ nH	$\sim 0.3$ pF	极点偏移 $5-10\%$

元件非理想性 → PLL 性能影响的反向验证

将实测的元件非理想性代入 PLL 模型，重新计算关键性能指标的变化：

$$F_c^{\prime }=F_c\cdot \left(1+\frac{C_{par}}{C1}-\frac{TC{R}_R\cdot \Delta T}{2}-\frac{TC{R}_C\cdot \Delta T}{2}\right)$$

验证流程：

1. 在 25°C 下测量所有滤波器元件值（$R_{meas}$，$C_{meas}$）
2. 代入 Banerjee 设计公式计算 $F_c^{\prime }$ 和 ${\varphi }^{\prime }$
3. 在温度箱中重测 $-40°C$、$+85°C$ 下的 $F_c^{\prime }$ 和 ${\varphi }^{\prime }$
4. 对比实测 $F_c^{\prime }$ 与理论预测值，偏差 $<\pm 10\%$ 为通过

工程结论：采用 NP0/C0G 电容 + 薄膜电阻的滤波器，全温范围 $F_c$ 偏差 $<\pm 5\%$，无需额外温度补偿。X7R 电容方案在 $-40°C$ 至 $+85°C$ 范围内 $F_c$ 偏差可达 $\pm 20\%$，仅适用于对频率精度要求 $>\pm 10\%$ 的设计。

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Ch.31: Partially Integrated Loop Filters（第 4 版新增）

各集成级别的设计方程

随工艺进步，PLL 环路滤波器逐步集成到芯片内部。不同集成级别对应不同的设计方程和约束。

0-pole 集成（全部极点片外）

仅将部分偏置电阻和去耦电容集成到片内，所有滤波极点保留在片外。设计方程与标准分立滤波器完全相同。

• 优势：设计灵活、性能最优
• 劣势：需 4-6 个外部引脚和元件，PCB 面积大
• 适用：高性能通信设备

1-pole 集成（集成 C1）

C1 使用片上 MOS 电容（高密度 $\sim 1-5\text{fF}/\mu {\text{m}}^2$），R2、C2、R3、C3 保持片外：

$$C{1}_{\text{on-chip}}=C_{\text{ox}}\cdot W\cdot L(\text{MOS 电容})$$

特殊设计考虑：

• MOS 电容的 CV 特性：$C(V_{\text{GS}})$ 在耗尽区大幅下降（$>50\%$），需确保 VCO 调谐电压始终使 MOS 管工作在强反型区
• 温度系数：$\sim +2000\text{ppm}{/}^{\circ }\text{C}$（比 NP0 差两个数量级）
• 片外 R2-C2 仍可灵活调整零点

2-pole 集成（集成 C1, R2, C2）

将完整的二阶滤波器核心（C1-R2-C2）集成到片内，仅保留 R3-C3（三阶）或 R4-C4（四阶）在片外：

$$T{2}_{\text{on-chip}}=R{2}_{\text{poly}}\cdot C{2}_{\text{MOM}}$$ $$T{1}_{\text{on-chip}}=R{2}_{\text{poly}}\cdot \frac{C{1}_{\text{MOM}}\cdot C{2}_{\text{MOM}}}{C{1}_{\text{MOM}}+C{2}_{\text{MOM}}}$$

使用材料：

• 电阻：poly 电阻（$\pm 20\%$ 绝对值、$\sim +1500\text{ppm}{/}^{\circ }\text{C}$ TCR）
• 电容：MOM 电容（$\pm 15\%$ 绝对值、$\sim +50\text{ppm}{/}^{\circ }\text{C}$ TCC）或 MIM 电容

时间常数精度：片上 R·C 乘积的绝对值偏差可达 $\pm 35\%$，需通过修调（trimming）或后台校准达到设计目标。

混合方案设计实例

最实用的方案是部分集成 + 外部辅助滤波器的混合拓扑。以下是一个典型的 2-pole 集成 + 外部 3rd pole 设计：

参数	片上部分	片外部分	设计约束
C1	200pF (MOM)	—	面积 $\sim 0.04{\text{mm}}^2$
R2-C2	20kΩ + 100pF	—	RC 乘积 $\pm 30\%$
R3-C3	—	15kΩ + 500pF	外部陶瓷电容

校准策略：

1. 上电后测量片上 RC 时间常数（使用内置测试电路）
2. 根据实测值调整可编程 R2 阵列补偿偏差
3. 锁定后微调 C1 容值（开关电容阵列）

片上 vs 分立性能对比

对比维度	全分立	2-pole 集成 + 外部	全集成
PCB 面积	$\sim 10-15{\text{mm}}^2$	$\sim 3-5{\text{mm}}^2$	$<1{\text{mm}}^2$
相位噪声	最优（参考值）	退化 $2-4\text{dB}$	退化 $5-10\text{dB}$
杂散性能	最优（参考值）	稍差（片上噪声耦合）	最差（衬底串扰）
温度稳定性	$<\pm 0.2\%$	$\pm 3-5\%$	$\pm 10-15\%$
BOM 成本	高	中等	最低

适用场景建议：

• 全分立：基站、测试设备等高性能场景
• 混合方案：手机、IoT 模块等成本面积敏感场景
• 全集成：消费电子、低端无线连接

片上校准环路的工程设计

Ch.31 中 Banerjee 讨论了部分集成滤波器所需的校准方法。片上 RC 时间常数的绝对值偏差可达 $\pm 35\%$，必须通过后台校准或修调补偿。以下是三种主要的校准方案：

方案一：频率比较校准（Frequency Comparison Calibration）

利用精确的外部参考时钟测量片上 RC 时间常数：

1. 片上生成一个 RC 振荡器（$f_{RC}=1/(k\cdot R_{cal}\cdot C_{cal})$）
2. 与参考时钟 $f_{ref}$ 比较计数：$N_{count}=f_{ref}/f_{RC}$
3. 提取偏差因子：$\alpha =N_{count}/N_{ideal}=(RC{)}_{actual}/(RC{)}_{ideal}$
4. 调整可编程电阻阵列：$R_{prog}=R_{base}\cdot (1+\alpha \cdot gai{n}_{step})$

校准精度：$\pm 2-5\%$（受 RC 振荡器自身噪声限制）

方案二：delta-sigma 后台校准（Background ΔΣ Calibration）

利用 ΔΣ 调制器统计特性实时监测环路带宽：

1. 在 ΔΣ 调制器输入注入已知幅度的低电平测试音（$f_{test}\ll F_c$）
2. 在 VCO 调谐端检测测试音响应幅度
3. 环路增益 $G_{PLL}(f_{test})$ 的变化反映 $F_c$ 的漂移
4. 调整片上可编程 R2 阵列或 CP 电流以补偿漂移

校准精度：$\pm 1-3\%$（连续后台运行，不影响锁定）

方案三：出厂修调（Factory Trim）

晶圆测试阶段一次性修调：

1. 探针测试台测量片上 RC 时间常数
2. 使用激光修调（laser trim）或 eFuse 存储修调码
3. 每次上电读取修调码，配置可编程电阻阵列

各方案对比：

对比维度	频率比较	ΔΣ 后台校准	出厂修调
校准精度	$\pm 2-5\%$	$\pm 1-3\%$	$\pm 1-2\%$
额外硬件	RC 振荡器 + 计数器	无（复用 ΔΣ）	eFuse/激光修调
功耗开销	$<1$ mW	$<0.1$ mW	无
温度跟踪	否（单点校准）	是（连续跟踪）	否（单点校准）
老化补偿	否	是	否
上电时间	$<100$ $\mu$s	$<1$ $\mu$s（热启动）	$<10$ $\mu$s
适用芯片	LMX2541、ADF4350	定制 ASIC	PLL 商用芯片

工程建议：

1. 对于性能要求 $<\pm 3\%$ $F_c$ 偏差的商用 PLL 芯片，出厂修调即可满足
2. 温度范围 $>85^{\circ }$C 或需要长期稳定性的设计，必须使用 ΔΣ 后台校准实现连续温度跟踪
3. 频率比较方案是成本和性能的良好折中，适合消费电子应用

• PLL频率合成器 — FastLock 和 CSR 技术在实际合成器中的应用
• Banerjee 无源环路滤波器设计 — Ch.20-23 被动滤波器设计基础
• Banerjee 有源环路滤波器设计 — Ch.24-25 有源滤波器设计
• Dean Banerjee PLL Performance Simulation and Design 深度解析 — 来源页

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实际元件非理想性仿真模型

Banerjee Ch.30 详细讨论了实际元件的非理想性（电阻 ESL/ESR、电容温度系数/DC 偏置效应、PCBA 寄生等），但主要集中在解析修正公式层面。本节补充这些非理想性的电路仿真建模方法和验证流程。

电容非理想性仿真模型

ESR（等效串联电阻）和 ESL（等效串联电感）

真实电容的 SPICE 子电路模型：

* 电容宏模型（含 ESR, ESL, 漏电阻, 温度系数）
.SUBCKT CAP_REAL pos neg params: Cnom=1n F ESR=0.1 ESL=0.5n Rleak=10MEG TC1=30e-6
* Cnom: 标称电容值 (F)
* ESR: 等效串联电阻 (ohm)
* ESL: 等效串联电感 (H)
* Rleak: 漏电阻 (ohm)
* TC1: 一阶温度系数 (/°C)
 
L_ESL pos 1 {ESL}
R_ESR 1 2 {ESR}
Cnom_ideal 2 neg {Cnom}
R_leak 2 neg {Rleak}
 
* 温度调制（使用可调电阻模拟 TC 效应）
* Rt = Rleak * (1 + TC1 * (T-27))
.ENDS CAP_REAL

不同电容类型的 SPICE 参数对比

电容类型	SPICE CAP_REAL 参数	典型值	仿真关注点
NPO/C0G	$ESR=0.05-0.2\Omega$, $ESL=0.2-0.5$nH, $T{C}_1=30$ppm/°C	1nF	高精度应用首选，ESR 和 ESL 影响可忽略
X7R	$ESR=0.1-0.5\Omega$, $ESL=0.3-1$nH, $T{C}_1=\pm 15\%$ 全温	10nF	DC 偏置效应需仿真验证（C 随 $V_{DC}$ 降 $20-40\%$）
X5R	$ESR=0.2-1\Omega$, $ESL=0.3-1$nH, $T{C}_1=\pm 15\%$ 全温	100nF	低成本但 $F_c$ 偏差 $\pm 20\%$ 需 Monte Carlo 验证
薄膜电容	$ESR<0.05\Omega$, $ESL<0.2$nH, $T{C}_1=\pm 50$ppm/°C	1nF-100nF	最高性能，用于精密环路滤波器

DC 偏置效应仿真

X7R/X5R 电容的电容值随 DC 偏置电压显著变化，最坏情况下 $C$ 可能降至标称值的 $60\%$：

* 含 DC 偏置效应的电容模型
.SUBCKT CAP_DCBIAS pos neg params: Cnom=1nF Vrated=6.3
* 使用电压控制电容（VCVS + 电容方程）
* C(V) = Cnom * (1 - k * |V| / Vrated)
* k 为偏置系数（典型 X7R: k=0.3~0.5）
 
Ecv 1 0 vol='Cnom * (1 - 0.4 * abs(V(pos,neg)) / Vrated)'
Cvar pos neg 1nF
.ENDS CAP_DCBIAS

DC 偏置效应的仿真验证流程：

Step 1: 检查 Vtune 稳态电压 (DC 工作点)
  → 确定 C1/C2/C3 上的实际 DC 偏置
  
Step 2: 用 CAP_DCBIAS 模型替换理想电容
  → 在 Vtune 的 DC 偏置下提取实际电容值
  
Step 3: 计算 F_c 偏差
  → ΔFc/Fc ≈ 0.5 * ΔC/C（二阶近似）
  
Step 4: 更新仿真 → 重新运行 PSS+PAC
  → 确认 F_c-sim 和 φ_sim 仍在设计容限内

电阻非理想性模型

电阻寄生电容和 ESL

高频情况下电阻的寄生电容（$C_{par}$）可引入额外极点，影响环路稳定性：

* 高频电阻宏模型
.SUBCKT RES_REAL pos neg params: Rnom=1k Cpar=0.1pF ESL=0.3nH
 
* ESL
L_ESL pos 1 {ESL}
* 主电阻
Rmain 1 2 {Rnom}
* 寄生电容（并联）
Cpar 1 neg {Cpar}
* 衬底耦合
Csub 2 0 0.5pF
.ENDS RES_REAL

电阻寄生极点的影响：

电阻 R1 的 $C_{par}$ 产生一个高频寄生极点：

$$f_{par}=\frac{1}{2\pi \cdot R_1\cdot C_{par}}$$

• 当 $R_1=10$ kΩ，$C_{par}=0.1$ pF → $f_{par}\approx 159$ MHz
• 若 $F_c=200$ kHz，$f_{par}\gg F_c$，寄生极点影响可忽略
• 但 $R_1\ge 100$ kΩ 时 $f_{par}<16$ MHz，需检查其相位影响

电阻封装	典型 $C_{par}$	典型 $ESL$	安全阻值范围
0402	0.03 pF	0.2 nH	$<50$ kΩ
0603	0.05 pF	0.3 nH	$<30$ kΩ
0805	0.10 pF	0.5 nH	$<10$ kΩ
1206	0.15 pF	0.7 nH	$<5$ kΩ

温度效应和老化仿真

温度扫描仿真

// 温度扫描仿真（验证 -40°C 到 +125°C 的 F_c 稳定性）
 
% 定义温度依赖的电容模型
parameters C1_27C=10nF TC1_C1=30e-6
parameters C1_T = C1_27C * (1 + TC1_C1 * (temp_var - 27))
 
% 温度扫描
.dc temp_var -40 125 5 \
  param=temp_var  % 扫描温度变量
 
% PSS+PAC 在每个温度点运行
% 提取各温度的 Fc, φ

Monte Carlo 工艺角仿真

; Monte Carlo 仿真：考虑元件容差下的 Fc/φ 分布
 
% 元件容差定义（假设使用 ±5% 电容，±1% 电阻）
sigma_C = 5/3   % 3-sigma → ±5%
sigma_R = 1/3   % 3-sigma → ±1%
 
mc_runs = 200
 
Fc_list = list()
phi_list = list()
 
for(i 0 mc_runs-1
  % 随机抽样
  C1_mc = C1_nom * (1 + gauss(0 sigma_C)/100)
  C2_mc = C2_nom * (1 + gauss(0 sigma_C)/100)
  C3_mc = C3_nom * (1 + gauss(0 sigma_C)/100)
  R1_mc = R1_nom * (1 + gauss(0 sigma_R)/100)
  R2_mc = R2_nom * (1 + gauss(0 sigma_R)/100)
  R3_mc = R3_nom * (1 + gauss(0 sigma_R)/100)
  
  % 运行 PSS+PAC 提取 Fc, φ
  Fc_sim = run_and_extract_Fc(C1_mc C2_mc C3_mc R1_mc R2_mc R3_mc)
  phi_sim = run_and_extract_phi(C1_mc C2_mc C3_mc R1_mc R2_mc R3_mc)
  
  Fc_list = append(Fc_list Fc_sim)
  phi_list = append(phi_list phi_sim)
)
 
% 统计分析
printf("Fc: mean=%.1f kHz, std=%.2f kHz\n", mean(Fc_list)/1e3, stddev(Fc_list)/1e3)
printf("φ: mean=%.1f°, std=%.2f°\n", mean(phi_list), stddev(phi_list))

老化效应仿真

Banerjee 在 Ch.30 中给出了电容老化模型（$C$ 每年降低 $0.5-2\%$）。仿真中通过参数化模型实现：

C_age(T_year) = C_initial * (1 - aging_rate * T_year)
  其中 aging_rate = 0.005 ~ 0.02（取决于电容类型）

仿真覆盖：
  0 年（初始）：Fc_0, φ_0
  5 年：Fc_5, φ_5  → 偏差 < 10%
  10 年：Fc_10, φ_10 → 偏差 < 15%

PCB 寄生效应仿真

PCBA 走线寄生提取

# Python：PCB 走线寄生参数估算

def trace_parasitic(length_mm, width_mm, height_mm, layer="inner"):
    """
    估算 PCB 走线的寄生电感、电阻、电容
    """
    # 单位长度参数（内层走线，1oz 铜）
    R_per_mm = 0.005  # ohm/mm @ 1oz
    L_per_mm = 0.8e-9  # H/mm
    C_per_mm = 0.2e-12  # F/mm（对参考平面）
    
    R = length_mm * R_per_mm
    L = length_mm * L_per_mm
    C = length_mm * C_per_mm
    
    return R, L, C

关键寄生路径：

路径	典型寄生	影响
CP_out → 滤波器 R1	$0.5-2$ nH	引入高频零点 $>1$ GHz，PLL 带宽内可忽略
滤波器 C1 接地	$0.5-1$ nH	与 C1 形成串联谐振，$f_{SR}<100$ MHz 时影响稳定性
Vtune 至 VCO 输入	$1-5$ pF	与 C1 并联，改变环路滤波器传递函数
电源去耦电容接地	$1-3$ nH	去耦效果在 $>10$ MHz 时显著降低

非理想性仿真验证清单

验证项	仿真方法	通过标准
DC 偏置（X7R）	$C_{bias}$ 模型 → PSS+PAC	$F_c$ 漂移 $<\pm 10\%$
温度效应	$-40°C$ 到 $+125°C$ 扫描	$F_c$ 漂移 $<\pm 15\%$，$\varphi$ 变化 $<\pm 5°$
元件容差 MC	200-run Monte Carlo	$F_c\pm 3\sigma <\pm 15\%$
ESR	含 ESR 瞬态 → 锁定时间增加量	$<10\%$
电阻寄生	RES_REAL 模型 → PSS+PAC	额外相移 $<2°$
PCB 走线寄生	集总 RLC 模型 → PSS+PAC	$F_c$ 偏差 $<\pm 3\%$
电容老化	10 年退化模型 → PSS+PAC	$F_c$ 漂移 $<\pm 15\%$

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关键公式

概念	公式	章节
Gamma 优化因子	$\gamma =T2/(A0\cdot {\omega }_c^2)$	Ch.27
有效 Gamma（三阶）	${\gamma }_{\text{eff}}=\gamma /(1+{\omega }_{c}T3)$	Ch.27
推荐相位裕度	40-55°	Ch.27
$\varphi$ 与 $\zeta$ 关系	$\varphi \approx 100\cdot \zeta$	Ch.27
杂散抑制/极点	$\sim 20$ dB/decade per pole	Ch.26
电容缩放规则	$C\propto K/F_c^2$	Ch.30
ESR 阻抗模型	$Z_{\text{real}}(s)=1/(sC)+\text{ESR}$	Ch.30
电容自谐振频率	$f_{\text{SRF}}=1/(2\pi \sqrt{\text{ESL}\cdot C})$	Ch.30
VCO 输入电容修正	$C{1}_{\text{eff}}=C1+C_{\text{in}}$	Ch.30
电阻寄生极点	$f_p=1/(2\pi \cdot R\cdot C_{\text{par}})$	Ch.30

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参考文献

• Banerjee, D. (2006). PLL Performance, Simulation, and Design (4th ed.), Ch.26-31, App.A.