Rylyakov IBM 2009 ISSCC BB-DPLL 深度解析
Alexander Rylyakov 等人（IBM T.J. Watson 研究中心）在 ISSCC 2009 上提出了面向线通信的整数-N Bang-Bang PFD DPLL架构，基于 65nm CMOS 实现了 11GHz 和 20GHz 两个版本。关键创新：独立低延迟比例路径直接控制 DCO、参考时钟 ΔΣ 抖动注入调节 BB-PFD 增益与环路带宽、LC-DCO 两级步进（48/96）+ pcap 比例路径，实现 138fs rms jitter（11GHz）。
基本信息
| 属性 | 值 |
|---|---|
| 标题 | Bang-Bang Digital PLLs at 11 and 20GHz with sub-200fs Integrated Jitter for High-Speed Serial Communication Applications |
| 作者 | A. Rylyakov, J. Tierno, H. Ainspan, J.-O. Plouchart, J. Bulzacchelli, Z. Toprak Deniz, D. Friedman |
| 机构 | IBM T.J. Watson Research Center |
| 会议 | IEEE ISSCC 2009 / Session 5 / Paper 5.3 |
| 工艺 | 65 nm CMOS |
| 频率 | 8.1–11.8 GHz / 16.4–22.4 GHz |
| 功耗 | 数字核 9.2mA @1.1V + DCO/预分频 17mA @1.2V（11GHz） |
| Jitter | 138 fs RMS（11GHz, 6.5MHz–5.5GHz） / 190 fs RMS（20GHz） |
| 相位噪声 | -121 dBc/Hz @10MHz offset（11GHz） |
vs 已有来源定位
| 维度 | Staszewski 2005 ADPLL [1] | Hsu/Perrott 2008 ΔΣ Frac-N [2] | Rylyakov 2009 BB-DPLL |
|---|---|---|---|
| 类型 | 分数-N ADPLL（TDC-based） | 分数-N ΔΣ DPLL（噪声整形 TDC） | 整数-N BB-PFD DPLL |
| 鉴相器 | TDC（多 bit 量化） | 噪声整形 TDC（多 bit） | BB-PFD（1-bit early/late） |
| DCO | LC-DCO | LC-DCO | LC-DCO |
| 目标应用 | 手机射频 | 宽带频率合成 | 线通信 SerDes |
| 关键挑战 | TDC 分辨率与功耗 | TDC 量化噪声整形 | BB-PFD 非线性 → 极限环 → 比例路径延迟/增益受限 |
| 环路带宽调节 | 数字滤波器系数 | 数字滤波器系数 | ΔΣ 抖动注入 → 改变 BB-PFD 等效增益 |
§I. 引言：整数-N DPLL 的 BB-PFD 动机
核心挑战
传统高性能 DPLL [1–3] 依赖 TDC 实现多 bit 相位量化，从而线性化 PFD 响应。但在整数-N 场景下存在根本性矛盾：
- 分数-N DPLL：反馈时钟与参考时钟之间的相位差在每个周期大幅变化（可高达一个输出时钟周期），对于 10GHz 输出即 100ps 相位跳变 → TDC 分辨率 10–20ps 即可生成多个量化电平
- 整数-N DPLL：假设输出抖动量 500fs RMS，分频比 16–40，反馈相位抖动仅为 2–3.2ps RMS → 要求 TDC 分辨率 < 3.2ps 才能产生多 bit 输出，实际上仅相当于 1-bit Bang-Bang PFD
设计结论
线通信 SerDes 应用的主流 PLL 为整数-N，且对 RMS jitter 有严格的系统级要求。因此 DPLL 设计者要么面对不断提高的 TDC 分辨率要求，要么寻找使用 BB-PFD 的有效方法。
BB-PFD 的关键挑战
BB-PFD 的强非线性表现为有界极限环（limit cycle）[5,6]，导致：
- 输出抖动量随比例路径延迟和增益增大而增加
- 需要独立的低延迟比例路径，使 BB-PFD 输出直接控制 DCO
- 比例路径增益和 BB-PFD 增益需可控
§II. 整体架构
参考时钟 ──→ [DELAY] ──→ [BB-PFD] ─┬─→ [SEL] ─→ pcap →─→ [LC-DCO] ──→ 输出
↑ │ │
│ ├─→ [24b ACC] ─→ [inc/dec] ─→ [ROW-COL] ─→ icap ─→┘
│ │ │
│ │ └─→ frac[7:0] ─→ [1st-ΔΣM] ─→ dither ─→┘
│ │
│ └───────────── 粗调（coarse） ←─────────────┘
│
└── 数字延迟线（ΔΣ 调制）──┘
关键模块
| 模块 | 功能 |
|---|---|
| BB-PFD [4] | 比较参考时钟与反馈时钟 phold 的边缘，输出 1-bit early/late |
| SEL（可编程选择器） | 设置比例路径增益，将 BB-PFD 输出直接送到 DCO 的 pcap 端口 |
| 积分路径 | 加权 BB-PFD 输出 → 24b 累加器（INT）→ 溢出/下溢（inc/dec）→ 行-列控制（ROW-COL）→ 48 个 icap 可变电容 |
| ΔΣ 调制器 | 累加器内部状态的 8 个 MSB（frac）通过 1 阶 ΔΣM 产生 dither 输出，剩余 16 bit 丢弃 |
| 分频链 | DPLL 输出先预分频（÷4 或 ÷16）产生全局内部时钟 clkg，再经 8b 可编程分频器 1/N [7] |
| 参考延迟线 | 可编程延迟线插入参考时钟路径，用于 BB-PFD 增益和带宽控制 |
§III. 参考时钟抖动注入技术
原理
在线性模型中，BB-PFD 的增益反比于参考时钟的 RMS 抖动[5,6,8]。通过向参考信号加入受控抖动，可以改变 PFD 增益和整体 DPLL 带宽。
关键设计
- 在参考时钟路径中插入数字控制的延迟线（DELAY）
- 为避免恶化 PLL 带内噪声，附加抖动通过 ΔΣ 调制搬移到远高于 PLL 带宽的频率
延迟线电路（Fig. 5.3.2）
原始参考时钟 ──→ [Cell1] ─→ [Cell2] ─→ ... ─→ [Cell7] ─→ 延迟调制后的参考时钟
│ │ │
EN1~6 EN1~6 EN1~6
- 每条延迟单元包含 6 个相同的三态缓冲器，输入输出点连接
- ΔΣ 调制器的 EN 信号通过激活单元中的 1、2 或 4 个缓冲器来调制延迟
- 共 7 级延迟单元，支持不同的延迟范围设置
技术意义
- 这是一种数字方式实现的带宽调节技术
- 避免了传统模拟 PLL 中改变电荷泵电流或环路滤波器电阻的复杂性
- ΔΣ 整形确保附加噪声不会污染带内
§IV. LC-DCO 设计
DCO 粗调结构（Fig. 5.3.3）
VDD
│
┌─────────┴─────────┐
│ 谐振网络 │
│ L (电感) || C_总 │
└─────────┬─────────┘
│
┌────────┴────────┐
│ │
┌─────┴─────┐ ┌──────┴──────┐
│ 粗调阵列 │ │ icap 阵列 │
│ 4 binary │ │ 48 thermometer│
│ varactors │ │ varactors │
└───────────┘ └──────┬──────┘
│
┌────────┴────────┐
│ pcap 比例路径 │
│ pcap<1:5> 互补 │
│ pcap<6:12> 寄生 │
└─────────────────┘
可变电容配置
| 类型 | 位数 | 编码 | 用途 |
|---|---|---|---|
| 粗调（coarse） | 4 | 二进制加权 | 粗调频段选择（16 个频段） |
| icap（细调/积分） | 48 | 温度计码 | nFET in-nwell 积累模式可变电容，积分路径控制 |
| dither | — | — | icap 同尺寸，ΔΣ 调制控制 |
| pcap（比例路径） | 12 线 | 互补/寄生 | 低增益比例路径控制 |
动态 DCO 步进扩展（48→96）
由于目标应用要求宽带调谐范围，每个可变电容引入的额外静态电容严重限制了可实现细调步进数量，导致 DCO 量化噪声显著增加。
为解决此问题，引入了第二套 DCO 抖动机制：
- ROW-COL 控制块内部寻址 96 步阵列
- DCO 可配置为 48 步或 96 步模式
- 额外的 48 步通过在相邻细调步进之间以 clkg 速率动态抖动创建
- 此模式下 dither 信号由 clkg 门控，以缩放 DCO ΔΣM 增益以匹配减半的 DCO 步进间隔
- 若未启用动态 DCO 电平，积分器需两次溢出/下溢才能产生一次 icap 变化
比例路径 DCO 控制（pcap）
两种低增益比例路径控制类型：
- 互补可变电容型（pcap<1:5>）：对两个尺寸略有差异的可变电容施加互补的 early/late 信号，实现微小的槽路电容变化
- 寄生电容型（pcap<6:12>）：通过接地或浮空寄生金属-金属电容的一个极板实现微小变化
§V. 测量结果
实现概览
两种 DPLL 版本在 65 nm CMOS 工艺中实现：
| 参数 | 11GHz 版本 | 20GHz 版本 |
|---|---|---|
| 面积 | 710 × 218 μm² | 725 × 159 μm² |
| DCO 粗调范围 | 8.1–11.8 GHz（16 频段，Fig. 5.3.4） | 16.4–22.4 GHz（11 频段） |
| 数字核功耗 | 9.2 mA @1.1 V | 3.8 mA @1.1 V |
| DCO/预分频功耗 | 17 mA @1.2 V | 66 mA @1.5 V（含 CML 预分频和输出驱动） |
相位噪声（Fig. 5.3.5，11GHz @275MHz 参考）
相位噪声 [dBc/Hz]
│
-70│
│ ┌─────────────────┐
-80│ │ 高比例增益 (828fs │
│ │ RMS jitter) │
-90│ └─────────────────┘
│ ┌──────────────────────────────┐
-100│ │ 无抖动注入 (138fs RMS jitter) │
│ └──────────────────────────────┘
-110│ ┌────────────────────────────┐
│ │ 有抖动注入 (138fs RMS, 带宽 │
-120│ │ 降低, 带内噪声不变) │
│ └────────────────────────────┘
-130│
│
-140│
└──┬────┬────┬────┬────┬────┬────┬────┬────
10³ 10⁴ 10⁵ 10⁶ 10⁷ 10⁸ 10⁹ 10¹⁰
频率偏移 [Hz]
| 配置 | RMS Jitter (6.5MHz–5.5GHz) |
|---|---|
| 低比例路径增益 + 无抖动注入 | 138 fs |
| 低比例路径增益 + 有抖动注入 | 138 fs（带宽降低，集成噪声不变） |
| 高比例路径增益 | 828 fs（显著劣化） |
关键观察
- 参考时钟抖动注入可在不增加集成噪声的前提下降低环路带宽
- 高比例路径增益严重影响 PLL 性能（828 fs vs 138 fs），验证了 BB-PFD 极限环理论与比例路径延迟/增益约束 [5,6]
- 20GHz 版本集成抖动为 190 fs RMS
关键贡献总结
- 首次针对整数-N 线通信 SerDes 应用提出 BB-PFD DPLL 架构，论证了整数-N 场景下 TDC 方案的不适用性
- 独立低延迟比例路径设计使 BB-PFD 输出直接控制 DCO，最小化极限环负面效应
- ΔΣ 调制参考时钟抖动注入技术，以数字方式调节环路带宽而不恶化带内噪声
- LC-DCO 两级步进（48/96） 结合动态抖动降低 DCO 量化噪声
- 双类型低增益 pcap 比例路径控制（互补可变电容 + 寄生电容），实现精细的比例路径增益
- 65nm CMOS 实现 11GHz 下 138 fs RMS jitter（当时领先水平）
双向链接
概念页：
- Bang-Bang PFD 原理与非线性 — BB-PFD 极限环与 gain 反比于 jitter 特性
- 数字控制振荡器 DCO 设计 — LC-DCO 粗/细调结构、pcap 比例控制
- DPLL 环路架构与行为 — 分离比例/积分路径、整数-N vs 分数-N 路径选择
- PLL 相位噪声与抖动分析 — 集成抖动测量方法
- ΔΣ 调制器基础 — 1 阶 ΔΣM 用于参考时钟抖动整形
实体页：
- Alexander Rylyakov — 第一作者
- Daniel Friedman — 通讯作者
演进关系：
- Tierno 2008 ADPLL — BB-PFD 的前期工作 [4]
- Kuan Liu 2016 BB-PLL ALGC — 继承 BB-PFD DPLL 路线，提出自动环路增益控制
- Staszewski 2005 ADPLL — TDC-based ADPLL 对比
- Hsu Perrott 2008 ΔΣ DPLL — 噪声整形 TDC Frac-N DPLL 对比