Jitter 对同步数字电路的影响

时钟 jitter 直接压缩同步数字电路的有效时序预算。设计者必须假定最坏情况的时钟周期（而非标称值）来满足 setup/hold 约束，这在高频设计中可能显著增加设计难度和功耗。

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前后关系

前置知识：

• Jitter基本概念与定义 — period jitter 定义
• Jitter统计分析与RJ-DJ分解 — 峰-峰值与 BER 关系

本书内部链条：

• Ch.5（本文）→ Jitter对数据转换器的影响（Ch.6）中数字滤波器对时钟 jitter 的容忍度
• → Wireline系统中Jitter与CDR（Ch.7）中数字 CDR 的时序分析

外部关联：

• 采样理论基础 — 采样时序与 jitter 预算
• CT-ΔΣ比较器亚稳态分析 — 数字电路中亚稳态与 jitter 的叠加效应

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原理介绍

边沿触发同步设计基础

同步数字电路的核心时序路径：

[FF1] Q ──→ [组合逻辑] ──→ D [FF2]
        ↑                    ↑
       CLK                  CLK

基本约束（无 jitter）：

Setup：$$T_{CLK} > t_{cq,max} + t_{logic,max} + t_{setup}

**Hold**：$$t_{cq,min} + t_{logic,min} > t_{hold}

Jitter 下的时序分析

Period Jitter 对 Setup 的影响

由于每个时钟周期的实际长度 $T_k$ 可能小于标称值 $T_{nom}$，setup 约束必须考虑最坏情况：

$$T_k-t_{cq,max}-t_{logic,max}-t_{setup}>0$$

定义 period jitter $p_k=T_k-T$，则最小时钟周期为：

$$T_{min}=T+\underset{k}{\min }(p_k)=T-{\rho }_p^{-}$$

其中 ${\rho }_p^{-}$ 是 negative peak jitter。Setup 约束变为：

$$T+{\rho }_p^{-}>t_{cq,max}+t_{logic,max}+t_{setup}$$ $$T>t_{cq,max}+t_{logic,max}+t_{setup}-{\rho }_p^{-}$$

由于 ${\rho }_p^{-}<0$，约束比无 jitter 时更严格。

Hold 约束受 Jitter 影响

Hold 约束涉及同一时钟沿对供需路径的直接影响：

$$t_{cq,min}+t_{logic,min}>t_{hold}+|{\rho }_p^{-}|$$

Jitter 同样恶化 hold margin，但可以全局时钟偏差补偿。

时序裕量的概率解释

对于高斯 period jitter（$\sigma =1$ps），$T_{min}$ 对应的概率：

$$\text{Pr}(T_k<T_{min})=\frac{1}{2}\text{erfc}\left(\frac{T-T_{min}}{\sigma \sqrt{2}}\right)$$

目标 BER	$T-T_{min}$ [$\sigma$ 倍数]	所需频率降额
$10^{-6}$	4.72$\sigma$	0.5%（$\sigma /T=0.1\%$ 时）
$10^{-9}$	5.99$\sigma$	0.6%
$10^{-12}$	7.03$\sigma$	0.7%

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门控时钟与分频时钟

门控时钟（Gated Clock）

• 时钟使能信号通过 AND 门与时钟信号相与 → 可能出现 runt pulse
• 门控时钟使能信号的建立/保持约束：使能必须在时钟边沿前后稳定
• Jitter 进一步压缩使能信号的时序窗口

分频时钟（Divided Clock）

• 触发器构成的分频器将 jitter 传递到分频输出
• 周期 jitter 加倍：$+2$ 分频器输出周期 = 输入周期的 2 倍，但 jitter 也相应缩放
• 分频比 $N$：输出 absolute jitter = 输入 absolute jitter（理想分频器）
• 实际分频器受内部触发器亚稳态影响，可能引入额外 jitter

使能时钟（Enabled Clock）

• 通过时钟使能跳过某些周期 → 有效周期可能非均匀
• Jitter 分析需考虑使能模式

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多周期路径（Multicycle Path）

当组合逻辑的执行时间超过一个时钟周期时：

• 路径启动沿：Launched edge（clock cycle $i$）
• 路径捕获沿：Captured edge（clock cycle $i+N$）
• 多周期周期 $=N\cdot T$

Jitter 影响

$$N\cdot T+{\rho }_p^{-}(N)>t_{cq,max}+t_{logic,max}+t_{setup}$$

其中 ${\rho }_p^{-}(N)$ 是 $N$-period jitter 的负峰值。由于 ${\sigma }_p(N)\propto \sqrt{N}$（自由运行振荡器），$N$ 增大后 jitter 累积效应可能抵消多周期带来的松弛优势。PLL 中的 $N$-period jitter 会因环路带宽而饱和。

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锁存器（Latch）同步设计

锁存器为透明模式（$CLK=1$）或保持模式（$CLK=0$）。

时序约束

• Latch D-Q 延迟：$t_{d-q}=\max (t_{d-q,setup},t_{d-q,transparent})$
• Setup 约束：数据必须在时钟关闭前 $t_{setup}$ 到达
• Hold 约束：数据必须在时钟关闭后保持 $t_{hold}$
• 脉冲宽度约束：时钟高电平宽度必须足够

Jitter 对锁存器的影响

• 时钟 jitter 导致透明窗口的宽度和位置变化
• 锁存器对 jitter 比边沿触发器更宽容（利用 transparency 吸收部分 jitter）
• Time Borrowing：锁存器可将前一阶段的时序盈余借给下一阶段

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设计建议

1. PLL 缓冲振荡器 jitter：PLL 闭环带宽内的 jitter 被跟踪抑制，设计时关注 PLL 带外噪声
2. 区分全局/本地 jitter：全局 jitter（同相）被路径两端共享，影响较小；本地 jitter（非同相）直接恶化 setup/hold 预算
3. 提供充足的 jitter 预算：典型设计预留 $6\sigma$ 到 $7\sigma$ 的 period jitter 余量
4. 同步器降级：跨时钟域时使用 2-FF 同步器，同时考虑 jitter 对 MTBF 的影响

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参考文献

1. Da Dalt, N., & Sheikholeslami, A. (2018). Understanding Jitter and Phase Noise, Ch.5. Cambridge University Press.
2. Weste, N., & Harris, D. (2010). CMOS VLSI Design (4th ed.), Ch.10. Addison-Wesley. [同步时序分析]
3. Sutherland, I., et al. (1999). Logical Effort: Designing Fast CMOS Circuits, Ch.6. Morgan Kaufmann. [锁存器时序]

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相关页面

• Jitter基本概念与定义 — period jitter 定义
• Jitter统计分析与RJ-DJ分解 — 峰-峰值与 BER
• Jitter对数据转换器的影响 — 后续应用
• Wireline系统中Jitter与CDR — CDR 中的数字化时序
• CT-ΔΣ比较器亚稳态分析 — 亚稳态与 jitter 交互
• 采样理论基础
• DaDalt Jitter and Phase Noise 深度解析