IC低发射与抗扰度设计指南
📚 EMC of ICs 补充：本页基于 Electromagnetic Compatibility of Integrated Circuits Ch.7 + 附录 A-B，系统总结 IC 级低发射与高抗扰度设计技术，涵盖片上去耦、防御性软件、电路级 EMI 硬化、异步设计及实用工具。
1. 片上去耦（On-Chip Decoupling）
1.1 抗扰度视角的去耦分析
片上去耦电容 对降低发射已证实非常有效。从抗扰度角度，通过 AC 分析研究从干扰源到内部核心的传输效率：
- 注入模型：理想电压源 → 无损传输线（注入电缆）→ DPI 注入电容（6 nF）→ 核心模型
- 去耦电容效应： 对低频传输增益有显著影响
| 谐振频率 | |
|---|---|
| 3 nF | ~30 MHz |
| 30 nF | ~7 MHz |
增大 将谐振频率移至更低频段，有效降低 RF 干扰向核心的传递。
1.2 I/O 耦合机制
当 I/O 端口导通时，pull-down MOS 器件等效为 10–1000 Ω 电阻。RF 注入通过 I/O 到衬底的阻性/容性路径传播，经 ground/power bounce 干扰核心。
1.3 设计要点
- 去耦电容应尽可能靠近噪声源放置
- 增大 可降低谐振频率，但需权衡面积
- 结合 IC电磁兼容基础与耦合机制 中的电源网络设计
2. 防御性软件（Defensive Software）
面向微控制器的软件级 EMC 加固技术，通过修改嵌入式软件提升系统抗扰度，无需修改硬件。
2.1 I/O 管理技术
通信协议纠错：
- 奇偶校验位：可检测错误但通常不足以纠正
- BCH 码（Bose, 1960）：用于 CAN 协议，可同时检测与纠正错误
- 端口配置刷新：定期刷新数据方向寄存器值，防止配置被 RF 干扰篡改（Campbell, 1998）
2.2 输入数据管理
模拟输入验证（Fig.7-25）：
- 有效性范围检测：传感器响应仅在给定电压/电流范围内有效，超出范围的采样值可被检测并忽略
- 变化率检测：两次测量间过度变化（如温度 >1°C/ms）视为错误值
- 数值滤波：以代码尺寸和执行时间为代价换取抗扰度
数字输入滤波（Fig.7-26）：
- 多样本投票：存储多个样本（如 3 个），投票确定有效值
- 全等验证：所有样本相同则有效，否则拒绝并重新采集
- 对快速瞬态干扰和射频干扰特别有效
2.3 RAM 管理
| 技术 | 原理 | 代价 |
|---|---|---|
| 数据复制+并行处理 | 重复执行并比较结果（Fig.7-27） | 显著降低执行速度 |
| Code Ghosting | 数据三模冗余，仅对有效数据执行（O’hara, 2001） | 内存+执行时间大幅增加 |
| 校验和（Checksum） | 变量表关联校验和，读写时重算验证 | 时间开销可控 |
| 栈边界保护 | 设定栈最大尺寸，防止溢出导致异常行为 | 极低开销 |
2.4 控制流管理
软件签名（Oh, 2002）（Fig.7-28）：
- 应用被划分为独立块（过程/函数）
- 每个块分配签名 和关联签名差
- 专用寄存器 保存当前块签名
- 块切换时通过 XOR 更新 ，验证签名有效性
- 可直接集成到编译器，对 RISC 处理器特别适用
Token Passing（Ong, 2001）（Fig.7-29）：
- 类似控制流签名，针对函数/过程调用
- 发送方验证 token 与自身一致后传递给被调用块
2.5 未用程序空间填充
- 默认未用空间含
0xFF（可能对应可执行指令） - 方案1：填充 STOP 指令 → 看门狗复位
- 方案2：填充 NOP + 跳转到主程序复位入口
- 方案3：填充跳转到用户可配置复位地址的 JMP 指令（Fig.7-30）
2.6 防御性软件实例：温度监控
场景：微控制器温度监控，ADC 采样 → 判断是否超温 → 输出报警
参数配置：
- 默认报警计数器 = 3
- 传感器变化限幅 > 环境噪声但 < EMI 引起的波动
测量结果（Fig.7-36）：
| 指标 | 常规软件 | 防御性软件 |
|---|---|---|
| 内存（Bytes） | 88 | 202 |
| 执行时间（时钟周期） | 83 | 123 |
| 延迟时间 | ~90 μs | ~300 μs |
| 抗扰度 | 1 MHz 处 mW 级即可误触发 | 全频段有效（IC 时钟倍频/分频处有弱点） |
局限性：
- 内存开销 >2×，执行时间增加 ~50%
- 对高功率干扰可能失效，需配合硬件恢复机制（看门狗、非易失存储、冗余存储）
3. 电路级抗扰度设计（Improved Immunity by Design）
3.1 运放 EMI 敏感性机理
RFI 通过导线、PCB 走线、封装互连进入 IC，在非线性器件（BJT/MOS）中产生互调产物。当互调频率落入电路带宽内时，信号无法恢复。
典型现象（Fig.7-38）：CMOS 反馈运放输入端叠加 CW RFI → 产生输出失调电压，幅度取决于干扰信号振幅和频率。
3.2 差分对 EMI 硬化
关键发现（Fiori, 2001-2003）：
- 虽所有晶体管都受 RFI 激励，但输入差分对对输出失调贡献最大（第一级产生的带内互调被后续级强烈放大）
- 偏置电流增大 → 输入失调趋于减小 → 抗扰度提升（Fig.7-39）
- 通过 Volterra 级模型（Fiori, 2003）可预测 EMI 引起的失真
3.3 双差分对拓扑
EMI 硬化运放（Fig.7-40）：
- 用双差分对替代传统折叠 Cascode 的单个差分对
- M3-M4 差分对的输出电流仅由高于高通 CR 截止频率的输入信号调制
- 总输出差分电流 = M1-M2 带内互调 - M3-M4 带内互调 → RFI 解调最小化
效果（Fig.7-41）：100 MHz 干扰下，EMI 引起的失调电压降低约 10×。
4. 异步电路设计（Asynchronous Design）
4.1 低发射异步设计
异步电路无全局时钟，内部电流频谱峰值显著降低：
- 去同步化数字架构：消除时钟谐波能量集中
- 准延迟不敏感（QDI）异步电路：低 EMI 特性（Bouesse, 2004）
- 电流整形方法：降低异步电路的 EM 扰动（Panyasak, 2004）
4.2 握手协议去同步
- Blunno (2004) 提出去同步握手协议
- 异步设计在 EMC 方面具有天然优势，但设计复杂度更高
5. 附录 A：实用表格
5.1 转换表
| 转换 | 公式 |
|---|---|
| dB ↔ 电压/电流比 | |
| dBμV ↔ 电压 | 120 dBμV = 1 V |
| dBm ↔ 功率 | 0 dBm = 1 mW, 30 dBm = 1 W |
5.2 电感阻抗 vs 频率
- 电感在谐振频率以下呈感性，以上呈容性（Fig.A-1）
- 片上电容、电感与谐振频率关系图（Fig.A-2）用于快速估算
5.3 谐振频率
5.4 频率与天线效应
| 频段 | 频率范围 |
|---|---|
| HF | 3–30 MHz |
| VHF | 30–300 MHz |
| UHF | 300 MHz–3 GHz |
| SHF | 3–30 GHz |
| EHF | 30–300 GHz |
5.5 电场 vs 功率
远场条件（）：
5.6 远场换算
| 换算 | 值 |
|---|---|
| 1 A/m | 377 V/m |
| 1 A/m | 25.8 dBW/m² |
6. 附录 B：配套 CD-ROM 工具
6.1 E-Learning 课程
Ben Dhia (2004) 编写的 IC EMC 专项电子学习课程：
- 基本概念（发射/抗扰度起源、特殊单位、数学工具）
- EMC 问题（发射谱/抗扰度/设计问题）
- 测量方法（VDE/1Ω/150Ω/TEM/GTEM/BCI/DPI/扫描/WBFC）
- IC Floorplan（低发射黄金法则、片上去耦）
- EMC 建模（宏模型、封装模型、测量/仿真关联）
6.2 IC-EMC 软件
Sicard (2004) 开发的 IC 寄生发射仿真工具：
- 基于 WinSPICE（SPICE Berkeley 衍生）
- 仿真范围：1 MHz–1 GHz
- 功能：辐射谱、传导谱、近场扫描、时域噪声
- 支持抗扰度和近场扫描仿真
- 下载：www.ic-emc.org
7. 关键设计指南总结
| 层级 | 技术 | 效果 |
|---|---|---|
| 片级 | 去耦电容优化 | 降低谐振频率，减少 RF 耦合 |
| 片级 | I/O 保护设计 | 减少 I/O-衬底耦合路径 |
| 电路级 | 偏置电流增大 | 降低运放 EMI 失调 |
| 电路级 | 双差分对拓扑 | EMI 失调降低 ~10× |
| 系统级 | 防御性软件 | 全频段抗扰度提升（代价：内存 2×，时间 1.5×） |
| 系统级 | 异步设计 | 消除时钟谐波峰值 |
| 封装/PCB | 见 IC电磁兼容基础与耦合机制 | — |
相关链接
- 来源：EMC of Integrated Circuits 深度解析
- 前序概念：IC电磁兼容基础与耦合机制、电磁兼容基础理论
- 测量方法：IC电磁兼容测量方法与标准
- 建模技术：IC电磁兼容建模技术
- 案例研究：IC电磁兼容案例研究
- 相关外部：Class-D EMI抑制技术、集成电路噪声分析