ESD信号引脚防护设计
概述
Ch.6 以 信号路径模拟产品（运放、DAC/ADC、高速接口）为例，演示 ESD 保护网络和钳位的具体应用。核心挑战是在 保护性能 与 信号完整性 之间取得平衡——ESD 保护元件的寄生参数（电容、漏电）会直接影响模拟信号的质量。
§6.1 运算放大器ESD保护
运放 pin 的 ESD 挑战
运算放大器具有多样化的引脚规格：
- 低压运放：工作电压 1.2-5V，重点关注信号完整性
- 高压运放：工作电压 3-100V，重点关注 ESD 保护窗口宽度
- 高速运放：关注 ESD 寄生电容对带宽的影响
输入引脚保护
输入引脚是运放中最敏感的引脚：
主要约束：
- 寄生电容 （取决于带宽）
- 漏电流 （精密运放）
- ESD 钳位电压不能影响输入共模范围
典型保护方案：
Input ───┬─── R_series ───┬─── Internal Circuit
│ │
┌─┴┐ ┌─┴┐
│D1│ │D2│
└─┬┘ └─┬┘
│ │
VDD ──┴────────────────┴── VSS- D1：VDD 方向钳位二极管
- D2：VSS 方向钳位二极管
- ：限流电阻（典型 50-500Ω）
- 两级保护：外部二极管 + 内部第二级钳位
输出引脚保护
- 输出级通常具有大尺寸器件，自保护能力强
- 对于高压运放，输出级 LDMOS 的 snapback 限制决定 ESD 窗口
- 输出 pin 可能需要局部钳位防止过压
高压运放的特殊设计
- 高压运放的 ESD 窗口极窄
- 功率管的自保护常是唯一可行方案
- 需要精确了解输出级器件的脉冲 SOA
§6.2 DAC/ADC的ESD保护
与运放的相似性
- 低压 DAC/ADC 可使用与运放相同的轨基保护方案
- ESD 寄生电容影响建立时间和线性度
DAC/ADC 的特殊考虑
| 因素 | 影响 | 对策 |
|---|---|---|
| 精度要求 | ESD 漏电影响 INL/DNL | 低漏电二极管 |
| 多路模拟输入 | 每个通道独立保护 | 低电容局部钳位 |
| 基准电压输入 | 高精度需要 | 极小漏电保护 |
| 数字接口 | 标准轨基方案 | 主动 NMOS 钳位 |
高速转换器的 ESD
- 超过 100 MSPS 的转换器，ESD 电容需 < 0.3 pF
- 器件级 ESD 保护（如 SCR）比电路级更有优势
- CDM 保护对细间距封装具挑战性
§6.3 高速接口IO引脚ESD保护
高速接口的ESD挑战
- 数据速率超过 1 Gbps 时，ESD 电容限制严格
- 差分信号对需要对称 ESD 保护
- 共模扼流圈/变压器等外部元件改变了 ESD 路径
CDE（电缆放电事件）保护
与外部电缆连接的接口 pin 面临 电缆放电事件（CDE）：
- 能量远高于 HBM（电缆长距离充电）
- 需要片上系统级 ESD 钳位
- 常与外部 TVS 协同保护
典型高速接口 ESD 方案
| 接口类型 | 速率 | ESD 方案 | 寄生电容要求 |
|---|---|---|---|
| LVDS | 1-10 Gbps | 低电容 SCR + 共模钳位 | < 0.3 pF |
| USB 2.0/3.0 | 480 Mbps-5 Gbps | 二极管+SCR 混合 | < 0.5 pF |
| HDMI | 3-18 Gbps | 器件级 ESD 保护 | < 0.2 pF |
| Ethernet | 1-10 Gbps | 片上+外部 TVS 混合 | < 0.3 pF |
10 Gbps+ 的超高速设计
- 器件级 ESD 保护是唯一可行方案（寄生电容最低）
- 利用器件自身的正/负反馈机制而非额外钳位
- 版图寄生和 pad 电容成为主要限制
信号路径ESD设计要点
- 寄生最小化：ESD 器件选择以低电容为首要标准
- 对称设计：差分信号对必须保证 ESD 路径对称
- 两级保护：外部粗保护 + 内部精确保护
- CDM 关注：细间距封装对 CDM 敏感
- 自保护利用：输出级大器件常可自保护
- 仿真验证：混合模式仿真分析 ESD 对信号的影响
关联页面
- 本书：ESD Design for Analog Circuits 深度解析
- 前置概念：ESD防护网络设计
- 同级参考：ESD基础概念与设计原则（Voldman 接收器 ESD）
- 后续概念：ESD电源管理设计、ESD系统级设计