Fan 2017 Capacitively-Coupled Chopper Amplifiers 深度解析

📘 Fan Capacitively-Coupled Chopper Amplifiers 深度解析

Qinwen Fan, Kofi A.A. Makinwa, Johan H. Huijsing 合著（Springer, 2017），是容性耦合斩波放大器领域最为系统和深入的专著。全书8章，覆盖从基本概念、电路理论到三个完整原型芯片的实现与验证。本书源于 Fan 博士论文（Delft University of Technology），由 Makinwa 和 Huijsing 共同指导。

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结构概览

章节	主题	核心内容
Ch.1	引言	高压侧电流检测问题、传统隔离方案（磁/光/电/飞电容）、CCIA提出与演进、五大挑战问题
Ch.2	斩波技术基础	斩波原理、基本拓扑（Opamp/IA/CFIA）、5种纹波抑制技术、斩波非理想性（4类寄生失配）
Ch.3	容性耦合斩波放大器理论	CCOPA拓扑分析（Gmin/噪声/CMRR/输入阻抗/建立）、CCIA拓扑分析（增益精度/输出尖峰）
Ch.4	高压输入斩波器	DMOS与浮空HV NMOS晶体管、3种HV斩波器拓扑（电平移位/二极管/锁存器）、瞬态保护
Ch.5	CCOPA原型实现	单路径CCOPA（系统设计/SC RRL/实测）、多路径MCCOPA（混合Miller/HFP+LFP/实测）
Ch.6	HV CCIA电流检测	技术现状、CT RRL设计、CM偏置三方案比较、增益提升CB、实测±30V CMVR
Ch.7	LV CCIA无线传感器节点	65nm CMOS实现、输入阻抗提升环(PFL)、SC RRL、DSL/VLT SC积分器、实测1µV失调
Ch.8	结论	性能汇总表、作者原始贡献

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各章详解

Ch.1 引言

问题背景：高压侧电流检测中，小信号（数十µV数百mV）叠加在远高于电源的大共模信号（笔记本电池30V）上，对读出放大器提出极高要求。

传统方案对比：

方案	原理	优点	缺点
磁隔离（变压器）	输入/输出斩波器+片上μ变压器	完全隔离CM	难以片上集成、面积大
光隔离（光电耦合器）	LED+光电二极管	完全隔离CM	增益不准、线性度差、需反馈
差分对隔离	基本差分对+斩波	简单	CMVR受电源限制、需高压管
飞电容（LTC1043）	采样保持隔离CM	可隔离	kT/C噪声、非连续时间、仍需高压开关

CCIA演进：

• 1940年：经典容性耦合斩波放大器（单端，无CM隔离）
• 2007年：Denison首个CCIA（生物医学，Cin/Cfb定义增益，DSL高通特性）
• 本书目标：CMVR超越电源轨的CCOPA和CCIA

五大挑战问题：

1. 输入斩波器需处理输入电容前的高CM电压
2. 输入阻抗较低（Cin被斩波开关切换），需阻抗提升技术
3. CM偏置：DC CM被阻塞后，Gm1输入DC电平需通过大偏置电阻（数百MΩ）设定
4. 纹波抑制：上调制失调和1/f噪声产生输出纹波，需有效抑制
5. 传递函数陷波：RRL在fchop处引入陷波，限制可用带宽并导致阶跃响应振铃

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Ch.2 斩波技术基础

知识库现有覆盖：Huijsing OA 3e §10.10 对§2.2-§2.3有部分覆盖，但缺少定量分析和细节。

2.1 基本工作原理

• 两个同步极性反转斩波器实现调制/解调
• 时域：输入DC→方波→放大→解调回DC
• 频域：DC→fchop奇次谐波→解调回基带

2.2 基本斩波放大器拓扑

两级斩波Opamp（Fig. 2.4）：输出斩波器位于第二级输入，有效DC增益 = Gm1@fchop × Gm2@DC

斩波CFIA（Fig. 2.6）：增加反馈跨导Gm3+电阻分压器，增益 = Gm1/Gm3 × (R1+R2+R3)/R1。Gm3也引入失调，需第三个斩波器CHfb

斩波稳定（Fig. 2.7）：

• 主信号路径(HEP)：A1提供宽带
• 辅助路径(LFP)：A2+A3提供低失调和高DC增益
• 残余失调：Verror = Vos1 × A1/(A2×A3)（Eq. 2.1）
• LFP带宽受限→纹波被抑制

2.3 纹波抑制技术（5种详细对比）

纹波量级估计（Eq. 2.2）：

$$V_{ripple}=\frac{V_{os}\cdot G_{m1}}{2\cdot f_{chop}\cdot C_{m1,2}}$$

例：Vos=5mV, Gm1=100µS, Cm=10pF, fchop=50kHz → Vripple=0.5V → 需10000×抑制因子

① SC陷波滤波器（Burt 2006, Fig. 2.8）：

• SC网络在CHout输出端，fs=fchop（90°相移）
• 在fchop处形成窄陷波，不消耗偏置电流
• Cs1,2计算（Eq. 2.3）：Cs = Vos×Gm1/(2×fchop×Vripple)
• 例：Vos=10mV, Gm1=100µS, fchop=10kHz, Vripple=2.5V → Cs=20pF
• 缺点：fchop处90°相移→稳定性问题；Cs与fchop的面积取舍

② AC耦合RRL（Wu 2009, Fig. 2.9）：

• 感测电容Cs1,2 → CHRRL解调 → Gm3积分器 → Gm4补偿电流
• 在fchop处形成陷波，宽度可通过Gm4/Cint/Cm调节
• 关键问题：Gm3的失调被CHRRL上调制后通过Cs1,2直接耦合到输出
• 需额外措施（auto-zero Gm3，见Ch.5/Ch.7）

③ 自校正反馈环路（Kusuda 2010, Fig. 2.10）：

• 在CHout输出端（而非放大器输出端）感测→更高精度要求
• 需额外陷波滤波器防止信号被抑制
• Gm5 << Gm1限制噪声注入

④ 数字辅助修调RRL（Xu 2011, Fig. 2.11）：

• 启动时短路输入→S&H采样纹波峰值→ADC→DAC补偿
• 稳定后冻结→非常省电
• 缺点：受失调漂移影响，需高分辨率ADC/DAC

⑤ 斩波+自稳零组合（Fig. 2.15/2.16）：

• AZ不产生纹波但基带噪声增加（噪声折叠）
• 组合方案：Chopping上调制AZ折叠噪声至高频
• Tang方案(2002)：fchop=2fAZ → 低频白噪声
• Pertijs方案(2009)：慢速AZ环→降低AZ噪声带宽→更低fchop
• 代价：非连续时间操作，Ping-pong需双输入级→功耗翻倍

五技术对比总结：

技术	省电	设计灵活	抗漂移	主要局限
SC陷波	★★★	★	★★★	固定90°相移；面积-频率取舍
AC-RRL	★★	★★★	★★★	Gm3失调问题
自校正环	★★	★★★	★★★	陷波增加复杂度
数字修调	★★★	★★	★	需高精ADC/DAC；漂移
斩波+AZ	★	★★	★★★	非连续时间；Ping-pong功耗

2.4 斩波非理想性（4类失配效应，知识库完全缺失）

四类寄生失配（Fig. 2.18）：

① CHout输入侧ΔCpo1 → 残余失调（Eq. 2.4）：

$$V_{off1}=\frac{V_{clk}\cdot \Delta C_{po1}\cdot 2f_{chop}}{G_{m1}}$$

例：Vclk=3V, ΔCpo1=1fF, fchop=30kHz, Gm1=100µS → Voff1=1.8mV

② CHin输出侧ΔCpi1 → 源电阻Rs相关残余失调（Eq. 2.5）：

$$V_{off2}=\frac{V_{clk}\cdot \Delta C_{pi1}\cdot 2f_{chop}}{R_{on}}$$

③ CHout输出侧ΔCpo2 → 输出纹波（Eq. 2.6）：

$$V_{rip1}=\frac{V_{clk}\cdot \Delta C_{po2}}{C_{m1,2}}$$

④ CHin输入侧ΔCpi2 → Rs相关输出纹波（Eq. 2.7）：

$$V_{rip2}=\frac{V_{clk}\cdot \Delta C_{pi2}\cdot R_s\cdot G_{m1}}{C_{m1,2}}$$

关键布线规则：所有斩波器（包括开关和时钟线）版图必须高度对称。

2.5 斩波优缺点总结

• 优点：连续时间操作、不引入额外噪声（开关on-resistance噪声可忽略）
• 缺点：纹波需抑制、输入阻抗降低（Eq. 2.8：Rin = 1/(fchop·Cp1,2)）

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Ch.3 容性耦合斩波放大器理论

知识库有Huijsing OA 3e §10.10的概要覆盖，但缺少定量分析和详细推导。

3.1 容性耦合斩波运放（CCOPA）

等效输入跨导（Eq. 3.1，含寄生修正 Eq. 3.2）：

$$G_{min}=G_{m1}\cdot \frac{j\omega R_{b1,2}{C}_{in1,2}}{1+j\omega R_{b1,2}(C_{in1,2}+C_{pin1,2})}$$

• 高通特性，拐角1/(2π·Rb·Cin)
• fchop处Gmin衰减因子 = Cin/(Cin+Cpin) → 寄生Cpin必须远小于Cin以最小化噪声

偏置电阻噪声（Eq. 3.3）：

$$V_{nRb}=\frac{1}{2\pi \cdot C_{in1,2}\cdot f_{chop}}\sqrt{\frac{4kT}{R_{b1,2}}}$$

关键澄清：CCIA不像飞电容放大器那样遭受噪声折叠问题——输入电容始终连接到信号源，无S&H操作

CMRR与CMVR：CHin的CMRR无穷大假设下，DC CMRR极高；CMVR可达Cin击穿电压

输入阻抗（Eq. 3.4）：Zin = 1/(2fchop(Cpin1,2+Cp1,2))，Opamp中不关键（虚地）

建立与瞬态：CM响应时间常数τ = Rb1,2·Cin1,2（Eq. 3.5），保护二极管限制Gm1输入CM至Vref±0.7V；CM正弦波幅度约束（Eq. 3.6）

3.2 容性耦合斩波仪表放大器（CCIA）

增益：简单为Cin1,2/Cfb1,2，可做到高精度（0.1%电容匹配）

噪声（Eq. 3.7）：

$$V_{nGm1}=\frac{C_{in1,2}+C_{fb1,2}+C_{p1,2}}{C_{in1,2}}\cdot V_{n1}$$

• 高增益下(G>5)接近Gm1的噪声→功率效率接近理想差分对
• 远优于三运放IA（至少两个输入缓冲器）和CFIA（输入+反馈级）

增益精度：仅取决于电容匹配（0.1%），且不随CM电压变化→比CFIA（Gm失配+Cm依赖性，典型0.5%）更优

输入阻抗（Eq. 3.8）：Zin = 1/(2fchop·Cin1,2)，源阻抗低的应用中足够（如电流检测）

输出尖峰：反馈电容在每个时钟周期充放电→输出尖峰→需S&H或强输出级

建立与瞬态：与CCOPA相同，τ = Rb·Cin限制CM响应

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Ch.4 高压输入斩波器

知识库有Huijsing OA 3e §10.10.2的全浮地斩波器概要，但缺少DMOS分析、电平移位器、二极管型、简化锁存器型、大信号型以及瞬态保护的详细数值。

4.1 晶体管选择

类型	击穿	Vgs_max	特点	支持负CM？
标准DMOS	100V D-S	12V	源/漏不能低于P-sub 0.7V	✗
浮空DMOS	N-tub隔离	12V	源/体埋入N-tub，可驱动至低于P-sub 100V	部分（漏不能）
浮空HV NMOS	±30~100V	5V	LV NMOS置于HV N-tub，local P-sub浮空	✓（−30V~100V）

浮空HV NMOS导通电阻~4kΩ/μm（@5V Vgs, 0.2V Vds），远低于DMOS（~40kΩ/μm @12V Vgs）→首选HV斩波开关

4.2 HV斩波器拓扑

① HV放大器电平移位型（Birk 2012, Fig. 4.4）：

• DMOS开关 + 高侧电平移位器
• 缺点：需从高电源吸取偏置电流Is→额外功耗和引脚

② 容性耦合+二极管型（Fig. 4.6）：

• 时钟通过电容AC耦合至栅极，二极管设定DC电平
• 反向二极管：Vgs > −0.7V；正向二极管链：Vgs < 2.1V
• 过驱动电压固定且与输入CM无关→CM无关的电荷注入
• 问题：时钟幅度<2.8V时栅极电压浮动

③ 容性耦合+锁存器型（Fig. 4.7/4.8）：

• 用锁存器替代二极管，栅极电压不浮动
• 有效时钟幅度（Eq. 4.1）：Vcclk = Vclk × C11/(C11+Cp)
• 简化版（Fig. 4.8）：对称性略差但面积更小
• 局限：输入信号需<~0.3V（否则锁存器参考点出问题）

④ 大信号最小选择器型（Fig. 4.9）：

• 添加最小选择器(minimum selector)锁定最低输入电压
• 适用于大差分输入（~1V）

4.3 瞬态保护

• 保护二极管D1/D2：无时钟时输出跟随输入CM下降
• 模型电路MN7-9：CM上升时保护栅极，CM下降时强制栅极跟随
• 电流限制电阻R11-R14：防止时钟交叠瞬态电流尖峰

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Ch.5 容性耦合斩波运放原型实现

知识库几乎完全缺失本章内容（仅有Huijsing OA 3e中不存在的详细实现细节）。

5.1 引言&传统CMVR扩展技术

• 互补输入级：NMOS+PMOS差分对并联，功耗翻倍，可能存在死区
• 电荷泵（Fig. 5.2）：C上存储→CL上叠加→Vout≈2Vdd，时钟泄漏风险

均比CCOPA（不增加功耗）差。

5.2 单路径CCOPA

三级嵌套Miller补偿（Fig. 5.3）：

• 条件稳定@闭环增益>20（Eq. 5.1→Eq. 5.2）
• 创新极点交换（Eq. 5.3）：Gm2/Cm2作为主极点替代Gm1/Cm1
  • 优点：Gm1可做大(低噪声)而Cm1不用很大→节省面积
  • 代价：slew rate受Gm2限制

输入斩波器选择：完全对称小信号型（Fig. 4.8），用于电阻反馈网络

SC-RRL创新（Fig. 5.5）：

• 感测电容Cs1,2 → CHRRL解调 → Gm5积分器（带auto-zero）
• 双重时钟：fs = fchop/2，Φ1积分、Φ2 auto-zero
• 积分器自动归零解除了Gm5失调导致的残余纹波问题
• Gm4 << Gm1使RRL噪声可忽略

系统参数选择：

• fchop = 25kHz（权衡：>1/f corner ~5kHz、限制残余失调、RRL滤波能力）
• Cin = 8pF（权衡：噪声、面积、输入阻抗、CM建立时间）

Gm1-Gm3实现（Fig. 5.7）：

• Gm1：PMOS差分对弱反型（28µS）
• Gm2：折叠共源共栅（3.2µS，省电）
• Gm3：class-AB输出级（23µS）
• Cm1=Cm2=13.5pF，负载~70pF
• CMFB从Gm2输入取而非Gm1输出→减小残余失调（Eq. 5.4）

CM偏置电阻（Fig. 5.8）：NMOS亚阈值区→50MΩ，噪声14.4nV/√Hz（忽略不计）

RRL参数与纹波抑制：

• Notch带宽（Eq. 5.5）：f0RRL = Gm4·Cs/(2π·Cm1·Cint) ≈ 7.4kHz
• 抑制因子（Eq. 5.6）：F = A_Gm5·Gm4/(2·Cm1·fchop) ≈ 85dB
• 未抑制纹波（Eq. 5.7）：Vripple = 5mV×28µS/(2×25kHz×15pF) = 186mV
• 残余纹波 < 17µV

残余纹波来源：

1. Gm5输出在失调电压和补偿电压间切换→spike→纹波（限制Gm5输出摆幅100mV缓解）
2. 开关S1/S2的电荷注入→寄生电容Cps→残余纹波@fs
   • 电容驱动S1/S2（Fig. 5.10）限制过驱动电压至~VDD/2

实测结果（0.7µm HV CMOS, 5V, 10µA）：

• 残余失调3µV（10样本），残余纹波<3µV
• PSRR>114dB, CMRR>140dB
• CMVR：−0.6~20V（受ESD限制）
• 1/f corner ≈ 0.5Hz，噪声42nV/√Hz
• GBW=400kHz @G>20
• 传递函数在fchop处窄陷波，阶跃响应含慢衰减瞬态纹波（主要缺点）
• NEF=5.1，Table 5.1对比

5.3 多路径CCOPA（MCCOPA）

架构（Fig. 5.16）：AC耦合HFP + 斩波LFP

• HFP：两级放大器(GmH1+Gmout)，带通特性（高通拐角40Hz）
• LFP：四级斩波放大器(GmL1+GmL2+GmL3+Gmout)

混合Miller补偿：GmH1/CmH1 = GmL1/CmL1实现平滑合并

• 交叉频率fcross设在>1/f corner处（~5kHz）
• LFP主导低频，HFP主导高频

噪声管理：

• HFP偏置电阻RbH=500MΩ，fcross处噪声~22nV/√Hz
• RbH低频噪声被LFP额外增益抑制→整体噪声平坦

残余失调（Eq. 5.10）：Vresoff = VoH × (AGm1·AGm2)/ALFP

• VoH=5mV, AGm1·AGm2≈120dB, ALFP≈200dB → Vresoff < 0.5µV

LFP实现：

• GmL1：弱反型差分对(50nV/√Hz)
• GmL2：折叠共源共栅(80dB)
• GmL3：强反型差分对（尾电流90nA补偿GmH1最大5mV失调=70nA）
• RbL=50MΩ，fchop=50kHz（MCCOPA的fchop提高到50kHz）

实测结果（0.7µm HV CMOS, 5V, 8µA, 1.35mm²）：

• 残余失调3µV（14样本），残余纹波0.125µV(平均)
• CMRR>148dB, PSRR>120dB
• 噪声56nV/√Hz（平坦至100MHz）
• 传递函数无明显陷波！阶跃响应纹波显著改善
• GBW=800kHz @G>20
• Table 5.2对比

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Ch.6 HV CCIA高压侧电流检测

知识库完全缺失本章内容。

6.1 引言

高压侧电流检测是CCIA的关键应用。Rsense串联在电池端（非接地端），可检测电源-地短路。

6.2 技术现状

设计	拓扑	CMVR	功耗	噪声	局限
Witte 2008	斩波稳定CFIA	1.9-30V	9mW	136nV/√Hz	HV DMOS供电高功耗+修调
Schaffer 2009	电流模三运放IA	10-60V	79mW	19nV/√Hz	HV电源功耗21倍于LV部分
Rothan 2011	隔离变压器IA	6kV	15.6mW	—	高带宽20MHz需求

CCIA在CMVR和功率效率间的平衡远超以上方案。

6.3 系统设计

整体架构（Fig. 6.5）：浮空输入斩波器→Cin1,2→Gm1→CHout→Gm2→Gm3+CHfb+Cfb1,2

输入斩波器：用单锁存器简化版（Fig. 4.7），信号<100mV足够

CT RRL（不同于Ch.5的SC RRL）：

• Cs感测→CHRRL解调→电流缓冲器(CB)→Cint积分→Gm4补偿
• 被动积分器（电流缓冲器CB+积分电容Cint）替代主动积分器→省电
• 纹波抑制因子推导（Eq. 6.1-6.4）：
  • Iripple = Vripple × 2Cs × fchop（Eq. 6.1）
  • F = Icom/Ioffset = RCB·Cs·Gm4/Cm1（Eq. 6.4）
  • 增加RCB（即CB输出阻抗）是最有效途径

CCIA Opamp：三级嵌套Miller，同Ch.5极点交换方案

输出尖峰与S&H：反馈电容充放电→尖峰→S&H开关在尖峰后采样（占空比1/8 fchop周期）

6.4 详细实现

全局参数：fchop=50kHz, Cin=4pF, Cfb=200fF(@G=20)

• 输入阻抗=2.5MΩ（电流检测足够）
• Cin/Cfb底极板接输入/输出侧（非虚地点）→减小寄生

输入斩波器：W/L=6/0.7µm, 2V时钟, 0.1pF耦合电容, on-R~1kΩ

CM偏置电路——三种方案比较：

方案	面积	残余误差	线性度	精度
片上电阻	大	无	高	中
MOS亚阈值	小	无	低（CM瞬态）	低
开关电容	小	纹波/失调	高	中

• MOS亚阈值型：非线性、工艺/温度/电压依赖性大
• SC偏置（Fig. 6.8c）：Rb=1/(Cb×fs)，
  • 寄生问题：Cp导致注入电荷→失调（Eq. 6.5：Voff=375µV/fF@Cin=4pF）
  • 解决方案：fs与fchop 90°相移→将失调转换为2fchop纹波→可被Gm3积分器滤除
• 本设计同时实现MOS和SC偏置并可切换

Gm1：PMOS弱反型差分对，8µA偏置，70µS，30nV/√Hz，W/L=400/1（限制失调）

Gm2：折叠共源共栅（20µS）、Gm3：class-AB输出（70µS）

寄生效应管理（Fig. 6.12）：

• Cp1在CHout处→残余失调（Eq. 6.7）
• Cp2在CHout输入→Gm2失调导致残余失调（Eq. 6.8）
• 关键布局：CMFB从Gm2输入取➝最小化Cp

RRL分析：

• 基本CB输出阻抗RCB=A/(2Cs·fchop)（Eq. 6.9）
• F=1300（A=100, Gm4=4µS, Cs=3pF, Cm1=4.3pF）
• 未抑制纹波：Vripple≈0.326V（Eq. 6.10）
• 增益提升CB（Fig. 6.14b）：两个增益提升放大器围绕共源共栅→F提升10×以上
  • 但提升放大器自身有失调→斩波增益提升（Kashmiri 2009首创）
• 残余纹波来源（Eq. 6.11-6.13）：
  • CB电流源失调→Cint上的三角纹波
  • CH3的时钟馈通寄生Cp_ch3→直接纹波
  • 增益提升放大器失调→Cint上的纹波

RRL总功耗：<6µA（CB 4µA + Gm4 1µA）

6.5 实测结果

• 0.7µm HV CMOS, 1.4mm², 3-5V, 26µA
• ±30V CMVR, 5µV偏移, CMRR>160dB, PSRR>120dB
• 31nV/√Hz, 1MHz GBW, 0.13%增益精度
• 纹波1.35µV（平均）@50kHz, 73dB抑制
• 与Table 6.2对比：功耗比Witte方案低115倍（78µW vs 9mW）

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Ch.7 LV CCIA无线传感器节点

知识库完全缺失本章内容。

7.1 引言与需求

无线传感器节点需极低功耗(<10µW)、小面积(<0.2mm²)和双模式：

• DC模式：热电偶/应变片，要求µV失调
• AC模式（生物医学ECG/EEG）：0.5-100Hz带通，抑制~50mV电极失调

7.2 技术现状

DC IA：

• Fan 2012 CFIA：715µW→功耗过高
• Wu 2009 CFIA(RRL)：较省电但仍需两个跨导级

AC生物医学IA：

• Harrison 2003 CIA（Fig. 7.3）：电容耦合+伪电阻→极简但CMRR低、1/f未抑制
• Verma 2010 CCIA（Fig. 7.4）：加入Chopper→1nF输入电容（片外）+输入电流问题
• Xu 2011 CCIA（Fig. 7.5）：阻抗提升环+后端CMFB→仍300pF Cin
• Yazicioglu 2011：Chopper IA+外部HPF→抑制电极失调但需外部组件
• Denison 2007 首款CCIA（Fig. 7.7）：DSL实现HPF，但100pF+200pF面积大

7.3 系统设计

基本CCIA结构（Fig. 7.8）：同Ch.3的CCIA，Gm1+Gm2+Cin/Cfb桥+三斩波器

① 输入阻抗提升环(PFL)（Fig. 7.9）：

• 正反馈路径：CHpf + Cpf1,2
• 理想情况：Cpf1,2 = Cin1,2/(G-1)（Eq. 7.1）→输入阻抗∞
• 实际中Cpf = Cfb → 阻抗提升G倍（Eq. 7.12）
• 寄生底极板Cp1,2限制：需补偿（Eq. 7.13）→可修调Cpf实现10×提升

② SC RRL（Fig. 7.10）：同Ch.5方案，fs = fchop/2

③ DC伺服环(DSL)（Fig. 7.11/7.14）：

• 积分器放大CCIA输出DC→CHhp上调制→Chp反馈至虚地点→形成HPF
• HPF拐角（Eq. 7.2）：fhp = Chp/Cfb × f0DSL
• 电极失调限制（Eq. 7.4）：Chp/Cin × Vout_DSL = Veomax
• G=100, Veomax=50mV, VDD=1V → Chp=600fF, f0DSL=0.1Hz

④ VLT SC积分器（Nagaraj 1989, Fig. 7.13）：

• 核心原理（Eq. 7.5-7.9）：每个周期仅积分输入信号的一小部分
  • Φ1：Vin采样到Ca，CA充电ΔVout=Vin×Ca/CA（Eq. 7.5）
  • Φ2：Ca放电→Ca’上的ΔVout被CA+Ca’再分配→仅微小变化（Eq. 7.6-7.7）
  • 每一周期总输出变化：ΔVout = Vin×Ca²/(CA(CA+Ca))（Eq. 7.7）
• 单位增益频率（Eq. 7.9）：f0VLT = fsVLT×Ca²/(2π×CA²)
• 对比：f0=0.1Hz时，标准SC需Cint=415pF，VLT仅需CA=2.8pF（fsVLT=2.5kHz, Ca=100fF）
• 代价：VLT积分器对误差敏感，失调/1/f被放大CA/Ca倍（Eq. 7.10）
• 解决方案：Chopped VLT积分器（Fig. 7.14）+ 第二套RRL

7.4 详细实现

65nm CMOS晶体管选择：

类型	优点	致命缺点
薄栅氧	低Vt, 小尺寸	栅泄漏(<100pA破坏10GΩ偏置)、低本征增益(<50→RRL/DSL失效)
厚栅氧	无栅泄漏、高增益	高Vt(~0.6V)

→全厚栅氧晶体管设计

全局参数：

• DC模式：fchop=5kHz, Cin=12pF, Cfb=120fF(@G=100)
• AC模式：fchop=1.25kHz（降低DSL开关频率）

Opamp（Fig. 7.16）：两级Miller补偿

• DC增益100dB→增益误差<0.1%（Eq. 7.11）
• Gm1=13µS（1.1µA偏置=61%总电流）, 30pF Miller电容
• 仿真噪声55nV/√Hz，信号带内(100Hz) rms噪声0.55µV

偏置电阻：AC模式fchop=1.25kHz，需Rb~10GΩ（NMOS亚阈值）

PFL实现：Cin=12pF, Cfb=120fF, Cpf=121.21fF（取120fF）

• 受寄生Cp限制，仅达5×提升（6→30MΩ），可修调Cpf改善

SC RRL参数（Fig. 7.18/7.19）：

• Gm4=0.65µS（1/20×Gm1）, Cs=240fF, Cint=2.5pF, Cm=30pF
• f0RRL≈330Hz（Eq. 7.14），远低于fchop
• 抑制因子F=82dB(DC)/94dB(AC)（Eq. 7.15）
• 总电容8.5pF，电流仅100nA

DSL/VLT积分器：

• Chp=600fF, Ca=240fF, CA=15pF, fsVLT=2.5kHz
• VLT opamp两级class-A，尾电流50nA→SC CMFB（电阻太大不能片上）
• 上调制后的失调/1/f→RRL抑制
• 斩波器散粒噪声→转换电压噪声→低频噪声增加（Xu 2013分析）

7.5 实测结果

65nm CMOS, 1V供电, 0.1mm²(无DSL)/0.2mm²(有DSL)

参数	DC模式	AC模式
fchop	5kHz	1.25kHz
失调	1µV	N/A
功耗	1.8µW	2.1µW
面积	0.1mm²	0.2mm²
CMRR	>134dB(DC)	>110dB(100Hz)
噪声	600nVrms	6.7µVrms
输入阻抗	30MΩ	80MΩ
增益精度	0.16%	—
NEF	3.6	—
HPF拐角	—	0.5Hz

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Ch.8 结论

全书性能汇总（Table 8.1）：

参数	MCCOPA(Ch.5)	CCOPA(Ch.5)	HV CCIA(Ch.6)	LV CCIA(Ch.7)
CMVR	0-20V	0-20V	−30~+30V	0-1V
CMRR	140dB	140dB	160dB	134dB
功耗	40µW	50µW	78µW	2.1µW
失调	3µV	3µV	5µV	1µV
噪声	56nV/√Hz	42nV/√Hz	31nV/√Hz	60nV/√Hz
GBW	800kHz	400kHz	1MHz	70kHz
增益精度	—	—	0.13%	0.16%

作者原创贡献：

1. 容性耦合浮空斩波器（Ch.4）
2. 超越电源轨CCOPA原型（Ch.5）
3. 超越电源轨CCIA电流检测（Ch.6）
4. 多用途LV CCIA无线传感器节点（Ch.7）
5. CCIA输入阻抗提升技术（Ch.7）
6. 两种CCADC架构建议（未来工作）

CCIA主要缺点：斩波尖峰（可S&H缓解），VLT积分器散粒噪声导致低频噪声增加

---

未来工作：容性耦合斩波ADC（CCADC）

专著Ch.1 §1.5和Ch.8 §8.2提及两种CCADC架构作为未来工作方向，旨在直接数字化高共模电压信号源：

背景与动机：

• 容性耦合斩波放大器（CCIA/CCOPA）解决了高CMVR下精密放大的问题
• 后续自然演进是将CCIA输出直接连接ADC，或更进一步——将容性耦合斩波原理与ADC量化器融合，构成CCADC（Capacitively-Coupled Chopper ADC）
• CCADC可直接数字化具有高共模电压的信号源，无需中间放大器

两种CCADC架构概念：

1. CCIA + SAR ADC级联架构

   • 以CCIA作为前端驱动器，提供增益和共模电平转换
   • 后级连接低功耗SAR ADC（如Ch.7参考文献中的10b 1.9µW SAR ADC）
   • 适用于无线传感器节点等低功耗精密测量场景

2. 电容耦合直接量化架构（Active-Differential-Sensing CCADC）

   • 将容性耦合输入结构与ADC采样网络深度融合
   • 利用电容隔离高共模电压，直接驱动比较器或ΔΣ调制器
   • 无需独立的放大器级，进一步降低功耗和面积

注意：专著仅提出CCADC概念方向，未提供晶体管级实现或实测结果。上述架构推断基于专著全书的设计方法论和引用文献。CCADC的实际实现仍是一个开放研究方向。

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晶体管级设计详细参数

以下为全书各章节中未在概念页充分覆盖的晶体管级设计细节和仿真结果：

Ch.5 CCOPA详细参数

全局参数选择：

• 斩波频率 $f_{chop}=25\text{kHz}$（1/f噪声转角~5kHz，权衡残余失调与纹波）
• 输入电容 $C_{in1,2}=8\text{pF}$（权衡噪声、面积和输入阻抗）
• 工艺：HV 0.7µm CMOS，总功耗10µA @ 5V

Gm1设计（输入级）：

• 简单PMOS差分对，偏置于弱反型区（弱反型）
• $G_{m1}=28\mu \text{S}$（最终设计），早期设计为23µS
• 输入参考噪声仿真值：~40 nV/√Hz
• 输入共模通过$R_{b1,2}=50\text{M}\Omega$偏置至$V_{ref}$（NMOS亚阈值实现）

Gm2设计（折叠共源共栅）：

• $G_{m2}=3.2\mu \text{S}$（较小以节省功耗）
• 主极点由Gm2/Cm2定义（极点交换技术，Eq.5.3）
• CMFB电路从Gm2输入端取共模电压，以减少寄生电容Cp2导致的残余失调
• 共模稳定性优化：NMOS电流源拆分为MN_cm1,2和MN_b1,2（比例1:2）
• 布局优化以最小化寄生布线电容

Gm3设计（输出级）：

• $G_{m3}=23\mu \text{S}$，Class-AB输出级
• 补偿网络：$C_{m1}=C_{m2}=13.5\text{pF}$，预期$C_L\approx 70\text{pF}$
• 带宽（G=20闭环）：~16.5 kHz

输入斩波器实现（Fig. 5.6）：

• 全对称小信号拓扑（Fig. 4.8），最小化电荷注入和时钟馈通
• MN₁₄：$W/L=6/0.7\mu \text{m}$（低导通电阻1kΩ）
• 过驱动时钟~2.5V（后仿真结果，Eq.4.1）
• 保护电阻$R_{11}\text{–}{R}_{14}=50\text{k}\Omega$
• MN₅~₁₄尺寸最小化以减小开关误差

SC RRL参数：

• $G_{m4}=1.26\mu \text{S}$（$G_{m1}$的$1/22$，使RRL噪声可忽略）
• $C_s=2\text{pF}$，$C_{int}=4\text{pF}$，$C_{az}=1.4\text{pF}$
• $f_{0RRL}\approx 7.4\text{kHz}$（Eq.5.5），陷波在带外（$f_{chop}=25\text{kHz}$）
• Gm5采用望远镜式拓扑，开环增益仿真值~80dB
• 纹波抑制因子$F\approx 85\text{dB}$（Eq.5.6）
• 假设Gm1失调5mV，未抑制纹波$V_{ripple}=186\text{mV}$（Eq.5.7），抑制后$<17\mu \text{V}$
• S₁/S₂通过锁存器容性驱动以限制过驱动电压~VDD/2

实测结果（CCOPA单路径）：

• 残余纹波和残余失调直方图（Fig. 5.12@25kHz）
• PSRR > 114dB，CMRR > 140dB
• CMVR：−0.6V~20V（受ESD保护二极管限制而非斩波器/电容）
• 1/f噪声转角~0.5Hz（Fig. 5.13）
• 输入偏置电流 < 400pA，输入失调电流 < 300pA
• 主要缺点：RRL陷波导致阶跃响应含缓慢衰减瞬态纹波

Ch.5 MCCOPA设计要点

• 混合Miller补偿实现多路径频率管理
• f_cross管理：HFP路径扩展带宽，LFP路径保证DC精度
• HFP路径噪声分析（Eq.5.8）
• 残余失调建模（Eq.5.10）
• 实测：CMVR 0~20V，CMRR 140dB，功耗40µW，失调3µV

Ch.6 HV CCIA关键实现细节

全局参数：

• $f_{chop}=15\text{kHz}$（权衡设计）
• 输入电容$C_{in1,2}=10\text{pF}$（驱动输出尖峰）
• 反馈电容$C_{fb1,2}=1\text{pF}$（增益A_v=10）
• 工艺：0.7µm CMOS，CMVR：±30V

输入斩波器（Fig. 4.7锁存器型拓扑）：

• 浮空HV NMOS开关（$W/L=6/0.7$）
• 耦合电容$C_{11}\text{–}{C}_{14}=1.5\text{pF}$
• 时钟过驱动$V_{cclk}\approx 1.5\text{V}$（Eq.4.1）
• 交叉耦合锁存器稳定DC电平

CT RRL设计：

• G_m-C连续时间积分器替代SC型以避免开关噪声
• 被动RC积分器分析（Eq.6.1-6.4）
• 电流缓冲器（CB）设计（Eq.6.9）
• 增益提升CB（Fig. 6.14b）：增加CB输出阻抗，RRL增益>80dB
• 三角波形纹波vs方波抑制能力对比

CM偏置电路（三方案比较，§6.4.3）：

1. 电阻偏置：简单但消耗DC电流
2. MOS亚阈值偏置：高电阻但工艺/温度相关性大
3. SC偏置：面积高效，Eq.6.5寄生分析，90°相移方案

寄生效应管理（§6.4.4）：

• $C_{p1}/C_{p2}$导致的残余失调公式（Eq.6.7-6.8）
• CMFB布局优化策略

输出尖峰抑制：

• 减小$C_{fb}$ + 强输出级 + S&H滤波
• S&H开关频率=$f_{chop}$，$C_{SH}=20\text{pF}$

实测结果（HV CCIA）：

• CMVR：±30V，DC CMRR：160dB
• 失调：5µV，噪声：31 nV/√Hz
• GBW：1MHz，增益精度：0.13%
• HV DC功耗：90nW @ 3V，LV DC功耗：78µW @ 3V
• 与传统方案对比显著降低功耗（Table 6.2）

Ch.7 LV CCIA 65nm关键实现细节

全局参数：

• $f_{chop}=5\text{kHz}$（DC模式），1.25kHz（AC模式）
• $C_{in1,2}=4\text{pF}$，$C_{fb1,2}=40\text{fF}$（DC增益100）
• 工艺：65nm LP CMOS，$V_{DD}=1\text{V}$
• 晶体管类型选择：厚栅氧IO器件（减少栅泄漏） vs 薄栅氧核心器件（更高本征增益）

PFL（正反馈环）设计：

• 输入阻抗提升原理（Eq.7.1）
• 寄生Cp补偿（Eq.7.13）
• 可修调电容$C_{pf}$匹配
• 输入阻抗从~1MΩ提升至30MΩ（DC模式）/80MΩ（AC模式）

VLT SC积分器（DSL核心）：

• 基于Nagaraj 1989寄生不敏感SC结构
• 超大时间常数原理（Eq.7.5-7.9）
• 415pF vs 2.8pF面积节省对比
• 失调放大效应（Eq.7.10）
• 斩波VLT积分器消除1/f噪声

SC RRL（65nm）：

• 类似Ch.5结构，针对1V低电压优化
• 开关尺寸最小化减少电荷注入

DSL设计：

• 高通转折频率~0.5Hz（ECG信号）
• 功耗增加仅0.3µW（DC→AC模式）
• AC模式下噪声：6.7µVrms

实测结果：

模式	失调	功耗	面积	CMRR	输入阻抗
DC	1µV	1.8µW	0.1mm²	>134dB	30MΩ
AC	—	2.1µW	0.2mm²	>110dB@100Hz	80MΩ

• NEF（噪声效率因子）：DC模式下业界领先
• 适合无线传感器节点（低功耗+小面积+精密）

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各章参考文献完整列表

Ch.1 参考文献（高压侧电流检测与隔离技术）

1. A. Mehta, “Understand low-side vs. high-side current sensing,” EE Times.
2. F. Rothan et al., “A ±1.5% nonlinearity 0.1-to-100A shunt current sensor based on a 6kV isolated micro-transformer,” ISSCC 2011.
3. M. Munzer et al., “Insulated signal transfer in a half bridge driver IC based on a coreless transformer technology,” PEDS 2003.
4. K. Kaschani et al., “Coreless transformer a new technology for driver ICs,” PCIM 2003.
5. S. Kaeriyama et al., “A 2.5kV isolation 35kV/us CMR 250Mbps digital isolator in standard CMOS,” JSSC 2012.
6. J.H. Huijsing, Operational Amplifiers: Theory and Design, 2nd ed., Springer 2011.
7. C.C. Enz, G.C. Temes, “Circuit techniques for reducing the effects of Op-Amp imperfections,” Proc. IEEE 1996.
8. C. Menolfi, Q. Huang, “A fully integrated, untrimmed CMOS instrumentation amplifier with submicrovolt offset,” JSSC 1999.
9. K.C. Hsieh et al., “A low-noise chopper-stabilized differential switched-capacitor filtering technique,” JSSC 1981.
10. Wikipedia, “Opto-isolator.”
11. H.L. Skolnik, “Design considerations for linear optically coupled isolation amplifiers,” JSSC 1982.
12. W. Olschewski, “Optical coupling extends isolation-amplifier utility,” Electronics 1976.
13. 1S0100 Product Data Sheet, Burr-Brown, 1982.
14. J.F. Witte et al., “A current-feedback instrumentation amplifier with 5µV offset for bidirectional high-side current-sensing,” JSSC 2008.
15. V. Schaffer et al., “A 36V programmable instrumentation amplifier with sub-20µV offset,” JSSC 2009.
16. LTC1043, Linear Technology, 1984.
17. T. Denison et al., “A 2µW 100nV/√Hz chopper stabilized instrumentation amplifier,” JSSC 2007.
18. R. Burt, J.A. Zhang, “Micropower chopper-stabilized operational amplifier using a SC notch filter,” JSSC 2006.
19. M. Belloni et al., “A micropower chopper-correlated double-sampling amplifier with 2µV standard deviation offset,” ISSCC 2010.
20. R. Wu et al., “A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner and an AC-coupled ripple-reduction loop,” JSSC 2009.
21. Y. Kusuda, “Auto correction feedback for ripple suppression in a chopper amplifier,” JSSC 2010.

Ch.2 参考文献（斩波技术基础）

1. J.H. Huijsing, Operational Amplifiers: Theory and Design, 2nd ed., Springer 2011.
2. C.C. Enz, G.C. Temes, “Circuit techniques for reducing the effects of op-amp imperfections,” Proc. IEEE 1996.
3. J.F. Witte et al., Dynamic Offset Compensated CMOS Amplifiers, Springer 2009.
4. C. Menolfi, Q. Huang, “A fully integrated, untrimmed CMOS instrumentation amplifier with submicrovolt offset,” JSSC 1999.
5. M. Belloni et al., “A micropower chopper-correlated double-sampling amplifier,” ISSCC 2010.
6. F. Butti et al., “A compact instrumentation amplifier for MEMS thermal sensor interfacing,” AICSP 2012.
7. R. Burt, J. Zhang, “Micropower chopper-stabilized operational amplifier using a SC notch filter,” JSSC 2006.
8. A. Bakker, J. Huijsing, “A CMOS chopper opamp with integrated low-pass filter,” ESSCIRC 1997.
9. Q. Fan et al., “A 21nV/√Hz chopper-stabilized multipath current-feedback instrumentation amplifier with 2µV offset,” JSSC 2012.
10. J.F. Witte et al., “A chopper and auto-zero offset-stabilized CMOS instrumentation amplifier,” VLSI Circuits 2009.
11. Y. Kusuda, “A 5.9nV/√Hz chopper operational amplifier with 0.78µV maximum offset,” ISSCC 2011.
12. R. Wu et al., “A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner,” JSSC 2009.
13. J. Xu et al., “A 160µW 8-channel active electrode system for EEG monitoring,” TBioCAS 2011.
14. F. Michel, M. Steyaert, “On-chip gain reconfigurable 1.2V 24µW chopping instrumentation amplifier,” ISSCC 2012.
15. R.F. Yazicioglu et al., “A 60µW 60nV/√Hz readout front-end for portable biopotential acquisition systems,” JSSC 2007.
16. M. Pertijs, W.J. Kindt, “A 140dB-CMRR current-feedback instrumentation amplifier employing ping-pong auto-zeroing and chopping,” ISSCC 2009.
17. A.T.K. Tang, “A 3µV-offset operational amplifier with 20nV/√Hz input noise PSD at DC,” ISSCC 2002.
18. K. Kundert, “Simulating switched-capacitor filters with spectre RF.”
19. I.E. Opris, G.T.A.A. Kovacs, “A rail-to-rail ping-pong op-amp,” JSSC 1996.
20. Analog Device, “Chapter 8 Analog filters.”

Ch.3 参考文献（CCOPA/CCIA理论）

1. LTC1043, Linear Technology, 1984.
2. C.C. Enz, G.C. Temes, “Circuit techniques for reducing the effects of op-amp imperfections,” Proc. IEEE 1996.
3. M. Snoeij, M. Ivanov, “A 36V JFET-input bipolar operational amplifier,” ISSCC 2011.
4. V. Schaffer et al., “A 36V Programmable Instrumentation Amplifier,” JSSC 2009.
5. J.F. Witte et al., “A current-feedback instrumentation amplifier with 5µV offset,” JSSC 2008.
6. T. Denison et al., “A 2µW 100nV/√Hz Chopper Stabilized Instrumentation Amplifier,” JSSC 2007.
7. R.P. Areny, J.G. Webster, “AC instrumentation amplifier for bioimpedance measurements,” TBE 1993.
8. M.J. Burke, D.T. Gleeson, “A micro power dry-electrode ECG preamplifier,” TBE 2000.
9. R. Wu et al., “A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner,” JSSC 2009.
10. Q. Fan et al., “A 21nV/√Hz Chopper-stabilized Multipath Current-feedback Instrumentation Amplifier,” ISSCC 2010.
11. M. Pertijs, W.J. Kindt, “A 140dB-CMRR Current-Feedback Instrumentation Amplifier,” ISSCC 2009.

Ch.4 参考文献（高压输入斩波器）

1. C. Birk, G. Mora-Puchalt, “A 60V capacitive gain 27nV/√Hz 137dB CMRR PGA with ±10V inputs,” ISSCC 2012.
2. Q. Fan et al., “A Capacitively-Coupled Chopper Operational Amplifier with 3µV Offset and Outside-the-Rail Capability,” ESSCIRC 2012.
3. Q. Fan et al., “A capacitively-coupled chopper instrumentation amplifier with a ±30V common-mode range, 160dB CMRR and 5µV Offset,” ISSCC 2012.
4. J.H. Huijsing, Q. Fan et al., “Fully capacitive coupled input choppers,” US patent in process.

Ch.5 参考文献（CCOPA原型实现）

1. J.H. Huijsing, Operational Amplifiers: Theory and Design, Springer 2010.
2. R. Hogervorst et al., “A compact power-efficient 3V CMOS rail-to-rail input/output operational amplifier,” JSSC 1994.
3. R. Blauschild, “Differential amplifier circuit with rail-to-rail capability,” US Patent 1985.
4. W. Redman-White, “A high bandwidth constant gm and slew-rate rail-to-rail CMOS input circuit,” JSSC 1997.
5. Texas Instrument, “TPS60150 5V/140mA Charge Pump Device,” 2011.
6. Maxim Integrated, “Simple Methods Reduce Input Ripple for All Charge Pumps.”
7. A. Anil, R.K. Sharma, “A high efficiency charge pump for low voltage devices,” VLSICS 2012.
8. K. Kundert, “Simulating switched-capacitor filters with spectre RF.”
9. F. Witte et al., Dynamic Offset Compensated CMOS Amplifiers, Springer 2009.
10. T. Denison et al., “A 2µW 100nV/√Hz chopper stabilized instrumentation amplifier,” JSSC 2007.
11. R. Wu et al., “A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner,” JSSC 2009.
12. M. Snoeij, M. Ivanov, “A 36V JFET-input bipolar operational amplifier,” ISSCC 2011.
13. R. Burt, J. Zhang, “Micropower chopper-stabilized operational amplifier using a SC notch filter,” JSSC 2006.
14. Y. Kusuda, “A 5.9nV/√Hz Chopper Operational Amplifier with 0.78µV Maximum Offset,” ISSCC 2011.
15. Q. Fan et al., “A 21nV/√Hz chopper-stabilized multipath current-feedback instrumentation amplifier with 2µV offset,” JSSC 2012.
16. M. Belloni et al., “A Micropower Chopper—CDS Operational Amplifier,” JSSC 2010.
17. R. Eschauzier et al., “A 100MHz 100-dB Operational Amplifier with Multipath Nested Miller Compensation Structure,” JSSC 1992.
18. Q. Fan et al., “A Capacitively Coupled Chopper Instrumentation Amplifier With a ±30V Common-Mode Range 160dB CMRR and 5µV Offset,” ISSCC 2011.

Ch.6 参考文献（HV CCIA电流检测）

1. A. Mehta, “Understand low-side vs. high-side current sensing,” EE Times.
2. J.F. Witte et al., “A current-feedback instrumentation amplifier with 5µV offset,” JSSC 2008.
3. V. Schaffer et al., “A 36V programmable instrumentation amplifier,” JSSC 2009.
4. J.H. Huijsing, Operational Amplifiers: Theory and Design, 2nd ed., Springer 2011.
5. F. Rothan et al., “A ±1.5% nonlinearity 0.1-to-100A shunt current sensor,” ISSCC 2011.
6. R. Wu et al., “A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner,” JSSC 2009.
7. T. Denison et al., “A 2µW 100nV/√Hz chopper stabilized instrumentation amplifier,” JSSC 2007.
8. J.F. Witte et al., Dynamic Offset Compensated CMOS Amplifiers, Springer 2009.
9. J.F. Witte et al., “A chopper and auto-zero offset-stabilized CMOS instrumentation amplifier,” VLSI Circuits 2009.
10. S.M. Kashmiri, K.A.A. Makinwa, “A temperature-to-digital converter based on an optimized electrothermal filter,” JSSC 2009.
11. MAX9918 Data Sheet, Maxim, 2010.

Ch.7 参考文献（LV CCIA无线传感器节点）

1. T. Denison et al., “A 2µW 100nV/√Hz chopper stabilized instrumentation amplifier,” JSSC 2007.
2. Q. Fan et al., “A 1.8µW 60nV/√Hz capacitively-coupled chopper instrumentation amplifier in 65nm CMOS,” JSSC 2011.
3. G. Chen et al., “Circuit design advances for wireless sensing applications,” Proc. IEEE 2010.
4. Y. Tachwali et al., “Minimizing HVAC energy consumption using a wireless sensor network,” IECON 2007.
5. N. Vlajic, D. Xia, “Wireless sensor networks: to cluster or not to cluster?,” WoWMoM 2006.
6. S. Drago et al., “A 200µA duty-cycled PLL for wireless sensor nodes in 65nm CMOS,” JSSC 2010.
7. X. Huang et al., “A 2.4GHz/915MHz 51µW wake-up receiver,” ISSCC 2010.
8. J.R. Hu, B.P. Otis, “A 3µW, 400MHz divide-by-5 injection-locked frequency divider,” RFICS 2008.
9. M. van Elzakker et al., “A 10-Bit charge-redistribution ADC consuming 1.9µW at 1MS/s,” JSSC 2010.
10. P. Harpe et al., “A 30fJ/conversion-step 8b 0-to-10MS/s asynchronous SAR ADC in 90nm CMOS,” ISSCC 2010.
11. V. Giannini et al., “An 820µW 9b 40MS/s noise-tolerant dynamic-SAR ADC in 90nm digital CMOS,” ISSCC 2008.
12. Q. Fan et al., “A 21nV/√Hz chopper-stabilized multipath current-feedback instrumentation amplifier,” JSSC 2012.
13. M. Pertijs, W.J. Kindt, “A 140dB-CMRR current-feedback instrumentation amplifier,” ISSCC 2009.
14. J.F. Witte et al., “A chopper and auto-zero offset-stabilized CMOS instrumentation amplifier,” VLSI Circuits 2009.
15. R. Wu et al., “A current-feedback instrumentation amplifier with a gain error reduction loop,” JSSC 2011.
16. R. Harrison, C. Charles, “A low-power low-noise CMOS amplifier for neural recording applications,” JSSC 2003.
17. N. Verma et al., “A micro-power EEG acquisition SoC with integrated feature extraction processor,” JSSC 2010.
18. J. Xu et al., “A 160µW 8-Channel Active Electrode System for EEG Monitoring,” TBioCAS 2011.
19. R.F. Yazicioglu et al., “A 30µW analog signal processor ASIC for portable biopotential signal monitoring,” JSSC 2011.
20. D. Yeager et al., “A 9µA, addressable gen2 sensor tag for biosignal acquisition,” JSSC 2010.
21. C.C. Enz, G.C. Temes, “Circuit techniques for reducing the effects of op-amp imperfections,” Proc. IEEE 1996.
22. K. Nagaraj, “A parasitic-insensitive area-efficient approach to realizing very large time constants in switched-capacitor circuits,” TCAS 1989.
23. R. Wu et al., “A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner,” JSSC 2009.
24. J.H. Huijsing, Operational Amplifiers: Theory and Design, Springer 2011.
25. J. Xu, Q. Fan et al., “Measurement and Analysis of Current Noise in Chopper Amplifiers,” JSSC 2013.

Ch.8 参考文献（结论）

1. Q. Fan et al., “A capacitively-coupled chopper operational amplifier with 3µV offset and outside-the-rail capability,” ESSCIRC 2012.
2. Q. Fan et al., “A Multi-path capacitively-coupled chopper-stabilized operational amplifier with 20V input common-mode range and 3µV offset,” ISSCC 2013.
3. Q. Fan et al., “A capacitively-coupled chopper instrumentation amplifier with a ±30V common-mode range, 160dB CMRR and 5µV offset,” ISSCC 2012.
4. Q. Fan et al., “A 1.8µW 1µV-offset capacitively-coupled chopper instrumentation amplifier in 65nm CMOS,” ESSCIRC 2010.

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补充说明

参考文献覆盖说明：上述为专著全书各章的参考文献完整列表。部分条目在已有的sources文档”参考”栏中已有列出，此处提供章节级分类参考完整版。对于Ch.7参考文献中与Ch.1-Ch.6重复的条目（如Denison 2007、Witte 2009、Wu 2009等），以各章原著引用为准。

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跨来源对比

内容领域	Fan专著	Huijsing OA 3e §10.10	DOC专著
容性耦合斩波概念	全书专精	概要(3页)	✗
CCOPA系统分析	Gmin/Eq.3.1-3.6	无定量公式	✗
CCIA理论(增益精度/噪声)	详细(Eq.3.7-3.8)	仅有拓扑描述	✗
HV浮空斩波器(晶体管级)	4种拓扑+瞬态保护	概要(Fig.10.57-10.63)	✗
CCOPA完整实现(SC RRL)	Ch.5完整(含Eq.5.1-5.7+实测)	无	✗
MCCOPA(多路径)	Ch.5独有	无	✗
HV CCIA(±30V)	Ch.6独有	无	✗
CT RRL增益提升CB	Ch.6独有	无	✗
SC偏置寄生分析	Ch.6详细(Eq.6.5)	无	✗
LV CCIA 65nm	Ch.7独有	无	✗
PFL输入阻抗提升	Ch.7独有	无	✗
VLT SC积分器DSL	Ch.7独有(Eq.7.5-7.10)	无	✗
斩波非理想性4类模型	Ch.2详细(Eq.2.4-2.7)	§10.10无	Ch.2有部分重叠
5种RRL对比	Ch.2系统对比	仅有RRL概述	仅AC-RRL

定位：本书是容性耦合斩波放大器领域唯一的系统专著。与Huijsing OA 3e的关系：OA 3e §10.10是本书内容的高层概要（3页），而本书提供完整的理论分析、晶体管级实现细节和三个原型芯片的实测验证。与DOC专著的关系：DOC侧重于Auto-zeroing/Chopping/Nested Chopping等通用失调消除技术，本书专精于容性耦合这一独特方向的完整系统设计。

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相关页面

链接到此页

• 失调消除技术（核心技术参考）
• Kofi Makinwa、Qinwen Fan、Johan Huijsing（作者实体）

本页链接到

• 失调消除技术 — Ch.2-Ch.4理论合并
• 精密仪表放大器 — Ch.6-Ch.7 CCIA合并
• 运算放大器设计 — Ch.5 CCOPA合并

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参考

• Q. Fan, K.A.A. Makinwa, J.H. Huijsing. Capacitively-Coupled Chopper Amplifiers. Springer, 2017. ISBN 978-3-319-47390-1.
• Q. Fan et al., “A 1.8μW 1μV-offset capacitively-coupled chopper instrumentation amplifier in 65nm CMOS,” IEEE ESSCIRC, 2010.
• Q. Fan et al., “A capacitively-coupled chopper instrumentation amplifier with ±30V common-mode range, 160dB CMRR and 5μV offset,” IEEE ISSCC, 2012.
• Q. Fan et al., “A capacitively-coupled chopper operational amplifier with 3μV offset and outside-the-rail capability,” IEEE ESSCIRC, 2012.
• Q. Fan et al., “A Multi-path capacitively-coupled chopper-stabilized operational amplifier with 20V input common-mode range and 3μV offset,” IEEE ISSCC, 2013.
• T. Denison et al., “A 2μW 100nV/√Hz chopper stabilized instrumentation amplifier for chronic measurement of neural field potentials,” IEEE JSSC, 2007.