结构设计方法论与多环路LDO

Ivanov (2009) 将结构设计方法论（structural design methodology）系统应用于 LDO 设计，创造了 any-load stable、instant transient（4-5 ns）、low noise 的新类别。核心理念：每个重要参数配独立单极点反馈环路 → 无条件稳定，通过嵌套环路（而非级联）提升增益，彻底消除补偿问题。本页整合论文 §2-7 全部核心创新。

前置知识：LDO稳压器设计技术（传统 LDO 架构与频率/瞬态分析）、偏置电路与电流基准 来源：Ivanov Any-Load Stable LDO Design 深度解析

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1. 结构设计方法论（Structural Design Methodology）

Ivanov/Filanovsky 的结构设计方法论（Operational Amplifier Speed and Accuracy Improvement, Kluwer 2004）是一种系统性电路发明流程，从拓扑层面约束解空间到”好电路”集合，避免盲目试错。

1.1 四步设计流程

步骤	内容	LDO 应用
Step 1	图形化表达（信号流图）	LDO 系统信号流图分析
Step 2	每个重要参数配专用反馈环路	$V_{out}$、噪声、瞬态均有独立环路
Step 3	用单元库实现结构	standard cells + current-input amplifiers
Step 4	好电路特征检查	稳定/鲁棒/非线性保护/衬底噪声免疫

1.2 信号流图（Signal Flow Graph）

信号流图优于传统结构框图：有形式化等价变换规则（Mason 1956），可直接推导传递函数。

差分级的信号流图分析：

• 简单形式：单个 $g_m$ 链路
• 完整形式：含每个晶体管的 $g_m$ + 共模反馈（CMFB）
• 该 “general structure with CMFB” 的性质可推广到任意多环路、多维结构

1.3 Current-Input Amplifier Cells

电流输入放大器（Fig.4）是 Ivanov 方法的核心单元库扩展：

差输出版（Fig.4a）：

• M0/M1 电流匹配，M2/M3 电流匹配
• 共模输入阻抗高（电流不随共模电压变化）
• 差模输入阻抗低：$Z_{in,diff}=1/g_m$
• 输出电流 vs 输入电压特性与标准差分级相同

单输出版（Fig.4b）：

• 下沉输出电流无限制
• 输出电流-输入电压特性非对称

关键优势：在局部反馈环路中使用 current-input amplifier → 速度提升至少 5x（给定电流预算），允许用共栅级替代共源级（延迟更小），消除大部分补偿电容。

1.4 好电路的五个特征

1. 每个重要参数有专用反馈环路控制
2. 每个局部环路和整体系统动态稳定（一阶/二阶阶跃响应）
3. 对器件参数、工艺、温度变化鲁棒
4. 非线性效应已考虑（启动/电源毛刺/输入输出过载），含必要 clamp/limiter
5. SoC 嵌入设计对衬底噪声不敏感

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2. 单极点环路无条件稳定原理

2.1 核心定理

充分条件：若系统中每个环路都稳定，则整体系统稳定（Popov 1988）。

单极点环路 → 无条件稳定：开环传递函数仅有一个极点 → 相位永远不超过 -180° → 任何负载/源阻抗下稳定。

设计约束：每个环路仅使用单级（单极点）放大器。该限制极大简化设计过程。

2.2 二阶系统的无条件稳定条件

两级系统（两个极点）在理论上可能不稳定（零相位裕度边界）。但可通过限制第一级增益实现无条件稳定：

$$A_{v1}=g_{m0}\cdot R_{p4}$$

其中 $R_{p4}$ 为第二级输入等效电阻。控制该电阻（实电阻 / 缩短沟道 / 降低寄生阻抗）可确保任何容性负载下稳定。

理论依据：Reay & Kovacs “An unconditionally stable 2-stage CMOS amplifier”（IEEE JSSC, 1995）。

2.3 Stage Nesting vs Cascading

方法	结构	稳定性	补偿需求
级联（Cascading）	增益级串联	多级极点叠加 → 补偿复杂	需要补偿电容
嵌套（Nesting）	在已稳定放大器中嵌套新环路	每环路独立稳定 → 系统稳定	无需额外补偿

Ivanov 原则：通过嵌套提升增益，而非级联。Fig.13 的 M14-R6 增益链路是 nesting 的典型示例——M14 的电流仍从 $V_{out}$ 流过，不引入新极点。

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3. Memory Retention LDO — 超低 $I_q$ 设计

3.1 应用需求

SoC 关断状态保持 SRAM 数据：$V_{out}$ 低于工作电压但足够保存信息，负载仅为 SRAM leakage（nA ~ μA），$I_q$ 需 < 300 nA。

3.2 架构演进

阶段	结构	优势	局限
Fig.5a	单管电压跟随器	无条件稳定（单极点 $C_L/g_m$）	$I_{max}=I_0$，$Z_{out}=1/g_{m1}$
Fig.5b	嵌套第二环路控制 $I_0$	最大负载电流提升	需具体实现
Fig.5c	M4/M5/M6 + $I_1$ 实现	双环路单极点，无条件稳定	$Z_{out}\approx 1/g_{m1}$，精度 ~100 mV

Fig.5c 工作原理：

• 负载电流增加 → M1 电流减小 → $I_0$ 增大（第二环路调节）→ M0→M2/M3 mirror→负载
• M2/M3 mirror 非对称（含 R1）→ 提升最大输出电流和效率
• $I_1=100$ nA，$I_{Lmax}=10$ μA（TSMC 0.18 μm）

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4. Basic Multiloop LDO — Any-Load Stable 核心架构

4.1 架构推导链

Step 1：跟随器增强增益（Fig.6a）

• 在 M1 drain 和 output 之间加 M4 跟随器 → 提升主环路增益
• 双极点系统：$C_L/g_{m4}$ + $C_{p4}/g_{m0}$
• 最坏情况稳定：两极点相等时 → 限制一级增益 $A=g_{m0}{R}_{p4}$ 实现无条件稳定
• $V_{out}$ 供电 M0-M1-M2-M3 → DC PSRR virtually unlimited

Step 2：M4-M5 嵌套环路（Fig.6b）

• 比较 M4 drain 电流与 $I_4$ → M5 放大差值 → 提升 $g_{m4}$ 输出阻抗
• 新环路双极点：$C_{p5}/g_{m4}$ + $C_L/g_{m5}$ → 同理限制 $g_{m4}{R}_{p5}$ 实现无条件稳定
• M4 必须工作在共栅模式 → 栅极需 $C_0$（> $C_{gs4}+C_{gd4}$），否则 M4 栅极高阻抗 + 寄生 $C_{gs}$ → 延迟 → M4-M5 环路不稳定
• $C_0$ 不是并联补偿电容！

Step 3：上拉链路 M6-M7（Fig.7）

• 新增 M6 共栅 + $I_5$ + M7 pass device → pull-up 能力
• $I_5$ 用电阻实现 → 降低极点阻抗 → 环路稳定
• $V_0$ 电压源设定 M5/M7 空载时的 shoot-through 电流

4.2 最终结构特征

• Sink + Source 双向输出：可吸收/提供电流到负载
• Any-load stable：两个嵌套环路均无条件稳定 → 整体无条件稳定
• Exceptional bandwidth：给定工艺和 $I_q$ 下的最优带宽
• 无需外部 $C_L$：仅 on-chip 电容即可工作

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5. Low-Noise LDO — 噪声曲线塑形

5.1 三频段噪声机制

Radio unit LDO 的关键参数是噪声 vs 频率曲线（直接影响射频收发质量）。Ivanov 通过器件参数选择实现噪声曲线塑形：

频段	主导源	噪声类型	控制手段
$f<f_1=g_{m0}/2\pi C_0$	M0-M3 差分放大器	flicker noise	大尺寸输入对（$I_0=1$ μA 即可）；M2/M3 源极退化电阻
$f_1<f<\text{UGF}$	M4 + $I_4$	M4 源阻抗 $1/g_{m4}$	M4 大尺寸（弱反型，flicker corner < $f_1$）；$I_4$ 尽量大（900 μA）；$I_4$ 用电阻实现
$f>\text{UGF}$	$C_L$ 滤波	输出电容决定	增大 $C_L$

关键公式：$\text{UGF}=A\cdot g_{m4}/(2\pi C_L)$，其中 $A$ 为 M4-M5 环路增益。

M4 高频噪声与 $\sqrt{I_4}$ 成反比 → $I_4$ 应在电流预算内尽量大。

5.2 瞬态表现

M0-M4 环路时间常数 20-50 μs（因 $I_0$ 小、$C_0$ 大），但 M4-M5-M7 环路仅 1-2 ns（因 $I_4$ 大、仅寄生电容）。因此即使 $C_L=100$ pF，load step 误差仍在 30 mV 窗口内。阶跃响应关于 load up/down 对称（双向输出）。

5.3 芯片规格（TI 65 nm）

$I_q=1$ mA，$I_{Lmax}=30$ mA，$C_L>100$ pF，PSRR@400 kHz = 25 dB / @20 MHz = 21 dB，面积 15,000 μm²。

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6. Digital Unit LDO — Instant Load Regulation

6.1 问题定义

SRAM bank 负载电流在亚纳秒内从 0 跳变到 50-100 mA。要求 LDO 反应时间 ≤ 4-6 ns，将 $V_{out}$ 控制在 50-80 mV 误差窗口内。

外部 $C_L$ 无用：wirebond + board 总线电感（5-10 nH）在瞬态时产生 ≥100 mV 尖峰，完全隔离外部电容。

6.2 Fig.7 基本结构的瓶颈

• High→Low 跳变：M4 电流实际无限制 → 3-5 ns 快速响应（OK）
• Low→High 跳变：M7 栅极需充电 → 唯一充电电流 = $I_4$ → $I_4$ 小时延迟大（瓶颈）

6.3 Step Response Boosting 环路（Fig.10）

新增环路：M8-M10/M11-M9-M5

稳态：$I_{M4}=I_{M8}=I_{M10}=I_{M11}\sim I_6$（部分 $I_6$ 流经 M12/R3）

负载突增（Low→High）：

1. $V_{out}$ 下降 → M8 关断
2. M10/M11 关断 → $I_6$ 全部驱动 M9 导通
3. $I_4$ 激增 → 快速充电 M7 栅极 → 4-5 ns 响应

补偿：M12 提供增益衰减；R3 在 $I_{M8}$ 变小时降低衰减。

6.4 Class AB Step Response Boosting（Fig.12）

R3 的两难：太小 → boosting 无效；太大 → 增益过大 → 不稳定。

解决方案：M12-R4-R5 变增益替代固定 R3：

状态	M12 工作区	增益	效果
稳态（大 $I_{M8}$）	二极管连接（与 M9 $V_{gs}$ 并联）	低	稳定
瞬态（$I_{M8}$ 下降）	R4/R5 压降减小 → M13 栅压降 → M12 $V_{ds}$ 降 → 进入 triode	高	快速

结果：$I_6=5$-10 μA，总功耗 40-50 μA，反应时间 4-5 ns。对器件参数和偏置变化鲁棒。

6.5 增大输出电流（Fig.13）

M5 需吸收满载瞬态电流，但又需小栅电容（速度）→ 增益嵌套 M14-R6：

• 稳态：M14 关断
• 大 pull-down 电流：M5 电流 → R6 压降 → M14 导通 → 额外增益
• M5 电流仍从 $V_{out}$ 流过 → 不引入稳定性问题

6.6 芯片规格（TI 65 nm）

$I_q=80$ μA，$I_{Lmax}=50$ mA，$C_L>200$ pF，PSRR@1 MHz = 25 dB，阶跃稳定 <200 ns（10 mV 内），面积 14,000 μm²。

FOM = 0.003，10x 优于已发表最佳（Hazucha 0.032），50-100x 优于传统结构 LDO。

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7. Stability Verification — Dumping Factor 方法

7.1 Phase Margin 的三大局限

1. 仅小信号：无法预测大信号条件稳定效应
2. 仅最小相位系统：共源级已非最小相位单元 → ${\varphi }_m<40$-50° 时可能过于悲观或乐观
3. 仅单环路：多环路系统无法确定 break point

7.2 Dumping Factor $Q$

$$Q=\frac{A_n}{A_{n-1}-A_n}$$

其中 $A_n$ 为第 $n$ 个 settling 周期的峰值幅度。

$Q$ 与 Phase Margin 的对应（二阶最小相位系统）：

$Q$	Damping $\xi$	Phase Margin ${\varphi }_m$
5	0.1	11°
1.25	0.4	43°
1	0.5	52°
0.7	0.714	65°

7.3 $Q$ 的优势

• 小/大信号均适用：覆盖条件稳定效应
• 非最小相位有效
• 多环路有效：无需 break loop
• 从瞬态仿真提取：Fourier 变换 → tone 频率 → 各 tone 的 $Q$ 值

7.4 自动化验证流程

1. Step transient 仿真（多种 PVT corner）
2. Fourier 变换提取 settling 中的 tone 频率
3. 计算各 tone 的 $Q$ 值
4. TI ACS 工具批量自动化执行

7.5 Overshoot Factor

$$M=\frac{y_{max}-y_{set}}{y_{set}}$$

小信号时等价于 $n=1$ 的 dumping factor；大信号时可发现非线性条件稳定效应（cut-off/saturation）。

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8. 差异定位：vs 传统 LDO 设计

差异定位：Rincon-Mora 的系统化 LDO 设计（三极点一零点模型/四种拓扑/slew-rate 优化）代表传统单环路 + 补偿范式，需外部 $C_L$/ESR 且条件稳定。Ivanov 的 multiloop nested 架构代表范式转换：① 每个参数独立单极点环路 → 无条件稳定；② stage nesting 替代级联 → 无补偿电容；③ step response boosting → ns 级瞬态；④ dumping factor 替代 phase margin → 多环路验证。两种方法互补：Rincon-Mora 适合分立 LDO 设计，Ivanov 适合 SoC 嵌入多 LDO 场景。

关联页：Ivanov Any-Load Stable LDO Design 深度解析 | LDO稳压器设计技术（传统 LDO 系统分析）| Vadim V. Ivanov

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