A.C.W. Wong, “Ultra Low Power Wireless SoC Design for Wearable BAN,” in Efficient Sensor Interfaces, Advanced Amplifiers and Low Power RF Systems, K.A.A. Makinwa et al. (eds.), Springer, 2016, Ch.14. DOI: 10.1007/978-3-319-21185-5_14
| 项目 | 内容 |
|---|---|
| 作者 | A.C.W. Wong (Toumaz Ltd, UK) |
| 工艺 | 65 nm CMOS |
| 应用 | WBAN (Wireless Body Area Network) 医疗监测 |
| 频率 | 2.36–2.5 GHz |
| 电源 | 1.1–3.3 V (单电池) |
| 平均功耗 | ~0.5 µW (低占空比) |
| 峰值功耗 | <6 mW (IEEE802.15.6 mode) |
| 数据率 | 1.2 Mbps (through-the-air) |
1. 引言
WBAN (Wireless Body Area Network) 由佩戴或植入人体的传感器节点组成，用于监测生命体征（体温、心率、ECG）或刺激生理功能（起搏器、人工耳蜗）。传统上各厂商使用私有协议，限制了 BAN 的可扩展性。IEEE 802.15.6 工作组于 2012 年 2 月发布了专为人体周围低功率高可靠通信设计的国际标准。
2. 无线协议与标准
2.1 IEEE 802.15.6
单一 MAC 层支持星形或两跳星形拓扑，内置 QoS、MICS 频段通信、紧急通信、安全机制（强加密）、宏观/微观电源管理、共存与干扰缓解。接入方法包括：调度/随机/即兴。
三种 PHY 层：
- Narrow Band (NB) PHY：专为超低功率生物遥测优化
- Ultra Wide Band (UWB) PHY：高数据率娱乐应用
- Human Body Communications (HBC) PHY：人体作为信道
2.2 Bluetooth LE
Bluetooth 4.0 (LE/SMART) 专为低数据率、不频繁通信优化。4.2 版本增加了 LE Secure Connections 和 LE Data Length Extension。主要优势：GFSK 调制的 AM-free 简化实现、巨大市场渗透率。
2.3 标准对比
| 特性 | IEEE 802.15.6 NB | Bluetooth LE 4.0 |
|---|---|---|
| 频段 | 多频段 (含 MBANs 医疗专属) | 2.4 GHz ISM |
| 调制 | π/2-DBPSK, π/4-DQPSK | GFSK |
| 信道效率 | 更高 (DPSK 频谱紧凑) | 较低 |
| 链路预算 | 更优 (同功率/数据率) | 略差 |
| 突发功耗 | 较高 (需 DPSK 调制) | 更低 (GFSK 简单) |
| 市场渗透 | 新兴 | 已普及 |
3. SoC 架构
WBAN SoC 的关键特性（优化低功耗）：
- 无线 PHY：峰值功耗最大，需降低占空比
- 传感器接口：可连续/伪连续工作，ADC 通过 TDMA 采样多传感器
- 电源管理：最小化自身功耗，优化唤醒/模式切换时间
- 本地处理：在节点上处理生理信号（如 ECG QRS 检测）减少空口传输
4. 无线架构
4.1 接收机架构
零/低中频架构：需要 fRF 附近的正交 LO，功耗挑战大。
Sliding-IF 架构：双变频，第一和第二 LO 呈谐波关系。正交 LO 在更低频率生成 (fRF/(N+1))。优势：
- LO 生成功耗显著降低
- DC 偏移和 flicker 噪声减小
- 镜像频率在 fRF ± (2×fSLIDINGIF)，窄带系统中可由 LNA 调谐电路滤波
后端 ADC：
- 低动态范围 ADC：需额外放大、滤波和 DC 校正
- 高动态范围 ADC：可直接接混频器输出，但需过采样（MHz 时钟）
4.2 发射机架构
四种架构：
- 零/低中频 IQ 调制器：功耗高，需正交 LO
- Sliding-IF：最后一级实混频器产生双旁瓣，浪费一半能量
- 环路调制器 (Loop Modulator)：将数据直接在 PLL 内调制，省去混频器，但在 VCO 和 PA 间需插入分频器避免牵引
- 直接相位选择发射机：需多相 LO，可用注入锁定技术实现超低功耗
4.3 合成器架构
模拟 PLL (PFD-CP) vs ADPLL：
- ADPLL 的 TDC 功耗是关键限制
- 研究趋势：用性能功耗与 PFD-CP 相当的 TDC 替代方案
- 足够小的 CMOS 节点下 ADPLL 在 WBAN 中逐渐可行
5. 65nm CMOS WBAN SoC 案例研究
5.1 无线收发机
采用 Sliding-IF 接收机 + 环路调制发射机，PLL/VCO 内有两点的频率和相位调制端口，PA 端有 AM 调制端口，以最小化峰值功耗。
5.2 数字子系统
- IEEE802.15.6 MAC 硬件实现（低功耗）：RX/TX 包处理器、定时同步、DMA
- 蓝牙 LE Link Layer 由硬件/软件分拆
- 32-bit RISC 处理器，外设：2×UART, 2×SPI, I2C, JTAG
- 数字时钟最高 24 MHz (直接源自 RF 晶振)
- 多电源域 + 广泛时钟门控
- 安全：256-bit ECDH 密钥交换 + AES-128 CCM + 随机数发生器
随机数发生器：substrate PNP shot 噪声 + 电阻热噪声 → 电压放大 + 限幅器 → 差分拓扑 + DC 校正环路
5.3 传感器接口
- 12-bit ADC，采样率 ≤1 ksps
- ECG 前端：3V 体表接口（减少运动伪影）
- 采用 DDA (Differential-Difference-Amplifier) 实现高 CMRR
- 满足 ECG 医疗设备标准 IEC 60601
5.4 电源管理
- 单电池 1.1–3.3 V 输入
- PSU 含多路稳压器
- 所有电路可独立电源门控（含晶振）
- 纳米功耗睡眠定时器 (~400 nW, 100 ppm 精度，定期校准至晶振)
- 深睡模式：PMU 保持协议状态参数
- 唤醒时：快速即时启动时钟 → 重载状态参数 → 最小化延迟
5.5 实现与性能
- 65nm CMOS, 7.84 mm², 5×5×0.9 mm³ VQFN/MLF 封装
- IEEE802.15.6 NB PHY RATE3: 峰值 <6 mW
- 低占空比时平均功耗趋向 0.5 µW
- VCO & RFPLL 工作于或低于 RF 频率
- 1.1 V 单电源工作
6. 结论
- WBAN 节点间的互操作性实现多传感器数据融合，改善临床结果
- 全集成 CMOS SoC 以低成本达成目标
- 关键设计策略：滑动-IF 接收机、极性环路调制发射机、专用快速响应 PMU、纳米功耗睡眠定时器
- 65nm CMOS SoC 实现了 IEEE 802.15.6 NB PHY 和 Bluetooth LE 双模互操作
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