Mokhtar 2022 DAC-Calibration-Free CT IADC 97dB SFDR 深度解析
基本信息
| 项目 | 内容 |
|---|---|
| 作者 | Mohamed A. Mokhtar, Ahmed Abdelaal, Markus Sporer, Joachim Becker, John G. Kauffman, Maurits Ortmanns |
| 机构 | University of Ulm, 德国 |
| 期刊 | IEEE JSSC, Vol. 57, No. 11, Nov 2022 |
| DOI | 10.1109/JSSC.2022.3160325 |
| 工艺 | 28-nm CMOS |
| 电源 | 0.9 V 单电源 |
| 功耗 | 3.6 mW |
| 面积 | 0.125 mm² |
| 转换速率 | 2 MS/s（当时最快的 I-ΔΣ ADC） |
| 信号带宽 | 1 MHz |
| SFDR | 97 dB（无校准） |
| DR | 89 dB |
| SNDR | 81.2 dB |
| Schreier FoM | 173.4 dB |
论文定位
初学者提示：Incremental ΔΣ ADC（I-ΔΣ）是一种对每个奈奎斯特样本做”重置+重新转换”的过采样 ADC，能实现真正的奈奎斯特速率转换（不像 free-running ΔΣ 有延迟）。本文核心问题是：如何在不校准 DAC 的前提下实现高线性度多比特操作？
本文解决 CT I-ΔΣ ADC 的三大核心挑战：
- 多比特 DAC 非线性：MB 操作提高 SQNR，但 DAC 失配导致谐波失真
- SMASH 增益匹配：传统 SMASH 要求 DACA/DACB 匹配精度达 0.1%
- 时钟抖动灵敏度：1-b 操作初期对时钟抖动高度敏感
核心架构：3-0 SMASH CIFF I-ΔΣ
架构选择理由
- 第三阶环路滤波器：在 1-b-1-b 初始操作期间按单比特缩放确保稳定性；三阶调制器在 OSR、MSA、SQNR 之间取得最佳折衷
- 3-0 SMASH（第二级零阶）：省略第二级环路滤波器，简化实现
- OSR = 60：配合 MB 量化，实现 dB（理想 4-b 连续操作）
- CIFF 拓扑 + 低失真输入前馈路径
关键创新：单 ASAR 实现双 QTZ
初学者提示：SMASH 架构需要两个量化器（QTZ1 和 QTZ2），传统实现需要两个独立 ADC。本文巧妙地用一个 5-b ASAR 同时完成两者的工作。
原理：
- ASAR 做出第一次判决后，量化误差保留在剩余 CDAC 上
- 将第一次判决（MSB）和后续四次判决（LSBs）分离，恰好对应 QTZ1 和 QTZ2 的操作
- ASAR 逻辑可切换 2-b / 5-b 操作，分别对应 1-b-1-b 和 1-b-4-b 模式
核心创新一：Variable Bit-Width (VBW) 量化
CoI 滤波器不等权重效应
数字重构滤波器采用与模拟环路滤波器同阶的 Cascade-of-Integrator (CoI₃)。
初学者提示：CoI 滤波器对每个时钟周期的输出赋予不同权重——早期周期权重大，后期周期权重小。这意味着早期周期的误差对最终结果影响大，后期周期的误差被自然抑制。
VBW 方案
| 阶段 | 操作模式 | ASAR 位宽 | DAC 模式 | 目的 |
|---|---|---|---|---|
| 前 周期 | 1-b–1-b | 2 b | 1.5-b tri-level | 本征线性，高线性度 |
| 后 周期 | 1-b–4-b | 5 b | 4-b tri-level | 低量化噪声 |
- 切换点 （最优范围 ）
- 前 周期使用本征线性的 1.5-b DAC → 避免失配影响
- 后期切换 4-b → 大幅降低量化噪声
- CoI₃ 权重衰减自动抑制后期 MB DAC 非线性
关键仿真结论
- 无失配时：3-0 SMASH 与传统三阶 VBW I-ΔΣ 性能相同（理想极限）
- 有失配时：
- （全程 MB）：SMASH 比传统方案好 ~10 dB（tri-level 匹配优势）
- 最优 ：SMASH 峰值更宽 → 对 DAC 失配更鲁棒
- SMASH 允许的 选择范围是传统方案的 2 倍
核心创新二：Tri-Level 编码
解决 SMASH 增益匹配难题
传统 SMASH 要求 DACA 与 DACB 匹配精度 0.1%，否则 QN₁ 泄漏。
解决方案：利用 SMASH 中 DACA/DACB 具有相同满量程的特性：
- MSB（DACA）分成 4 个二进加权部分（15 个 unit element）
- LSBs（DACB）也有 4 个二进加权部分（15 个 unit element）
- 数字域 tri-level 编码：将 MSB 的每一位与其对应的 LSB 位合并
- 例：MSB⟨3⟩ 与 LSB⟨3⟩ 合并为一个 tri-level unit cell
- 效果：DACA 和 DACB 由同一物理 DAC 实现 → 本征匹配，彻底消除增益匹配问题
Tri-Level vs Binary-Weighted
| 对比项 | 传统 Binary | 本文 Tri-Level |
|---|---|---|
| MSB 权重 | = LSB 总和 + 1 LSB | = LSB 总和（等权重） |
| DAC 数量 | 两个独立 DAC | 单个 DAC |
| 增益匹配 | 需 0.1% 精度 | 本征匹配 |
| 信号内容 | DACB 仅含量化噪声 | DAC 含信号+噪声 |
FIR 滤波器设计
问题：1.5-b 操作期间的抖动灵敏度
- 无 FIR 时：需 fs rms 抖动才能达到 SQNR = 95 dB
- 加 2-tap FIR 后：仅需 ps rms 抖动
FIR 在 I-ΔΣ 中的特殊问题
初学者提示：在 free-running ΔΣ 中增加 FIR 抽头总是有益的，但在 I-ΔΣ 中，每次重置后 FIR 抽头被清零，导致重置后积分器摆幅激增。
缓解方案（文献中的方法）：
- 交替重置方案
- 非均匀对称 FIR 权重
- 信号前馈路径抵消摆幅
补偿 FIR
加入 FIR 后 NTF 被改变，需通过快速环路中的补偿 DAC（DAC1c, ）恢复原始 NTF。
电路实现
OTA 设计
- 架构：三级正向前馈补偿 OTA + 伪 AB 类输出
- DC 增益：~90 dB
- UGB：980 MHz
- 相位裕度：59°
- 1 MHz 开环增益：~55 dB
- 输入管：弱反型偏置， mS（更好的电流效率和噪声性能）
5-b ASAR ADC
- 底板采样
- CDAC LSB：~1.5 fF（工艺最小值）→ 四倍 CDAC 结构实现半增益+量程匹配
- 0.5- ELD：由 D 触发器本征产生
- 差分重置：确保 DAC 输出在重置后围绕 ，减小过冲
Dual-Hexa Switched Current Cell
- 每个控制信号分为两相（, ）
- 每周期引入相同的开关扰动（与信号无关）→ 消除信号相关误差 → 抑制 ISI 和偶次谐波
- 交叉点电路校正上升/下降时间失配
- 确保电流源永不悬空（始终连接 或虚拟地）
测量结果
性能摘要
| 参数 | 数值 |
|---|---|
| SFDR | 97 dB（无校准） |
| DR | 89 dB |
| SNDR | 81.2 dB |
| SNR | 81.6 dB |
| MSA | −3.5 dBFS |
| OBG (NTF) | 1.6（保守设计） |
| 120 MHz | |
| OSR | 60 |
| 功耗 | 3.6 mW @ 0.9 V |
| 面积 | 0.125 mm² |
功耗分配
| 模块 | 占比 |
|---|---|
| 第一积分器 + 最外层 DAC | 57.5% |
| 其他积分器 + DAC | ~30% |
| ASAR + 数字逻辑 | ~10% |
| CoI₃ 滤波器（FPGA 估计） | 60 μW（可忽略） |
鲁棒性测试
- 5 颗芯片：SNR = 81.1–82 dB，SFDR = 94.5–97 dB
- 电源变化（0.82–1 V）：0.9 V 为最佳点，<0.85 V 性能下降
- 温度变化（−20°C 至 80°C）：性能几乎不变，优秀的温度鲁棒性
关键现象：Tri-Level Dumping 效应
初学者提示：小信号时（< −60 dBFS），DAC 大部分时间处于 dump 模式（输出 0），电流源噪声被导入 而非信号路径 → 噪声基底更低。随信号增大，dump 比例降低 → 噪声基底升高 → SNDR 曲线斜率变化。
STF 特性
- 无输入 S/H → 带边衰减 ~3 dB（符合 I-ΔΣ ADC 理论预期）
与 State-of-Art 对比
| 对比维度 | 本文 (Mokhtar 2022) | 传统 SAR ADC | 传统 I-ΔΣ |
|---|---|---|---|
| 转换速率 | 2 MS/s（最快 I-ΔΣ） | 更高 | ≤1 MS/s |
| 校准需求 | 无需校准 | 需要 | 通常不需要 |
| 驱动需求 | 电阻输入，无需驱动器 | 需大功率驱动器 | 电阻输入 |
| SFDR | 97 dB | 校准后 ~100 dB | < 95 dB |
| 启动时间 | 即插即用 | 校准序列 | 即插即用 |
交叉引用
| 概念 | 参见页面 |
|---|---|
| SMASH 架构 | SMASH ΔΣ 调制器 |
| CIFF 拓扑 | CIFF环路滤波器拓扑 |
| FIR DAC 反馈 | FIR DAC反馈技术 |
| 增量 ΔΣ 理论 | Markus 2004 Incremental ΔΣ Theory 深度解析 |
| 过量环路延迟补偿 | 过量环路延迟(ELD)补偿 |
| ASAR 量化器 | SAR量化器在ΔΣ中的应用 |
| 电流舵 DAC | 电流舵DAC设计 |
公式速查表
| 公式 | 含义 |
|---|---|
| （三阶，OSR=60） | I-ΔΣ 热噪声惩罚因子 |
| 输入等效电流噪声 | |
| OTA 输入等效电压噪声 | |
| VBW 最优切换点范围 | |
| SQNR(1.5-b) = 80 dB | 1-b-1-b 模式理想 SQNR |
| SQNR(4-b) = 96.5 dB | 1-b-4-b 模式理想 SQNR |