Mercer Current Steering DAC 深度解析

Mercer Current Steering Digital-to-Analog Converters 深度解析

来源：Douglas A. Mercer，“Current Steering Digital-to-Analog Converters”，收录于数据转换器专著第 X 章。全文覆盖 CMOS 电流舵 DAC 从基本架构到高速设计核心技术的完整技术体系。

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1. 数字-模拟转换器基础（DIGITAL-TO-ANALOG CONVERTER BASICS）

1.1 DAC 基本原理

DAC 产生一个量化（离散台阶）的模拟输出，响应二进制数字输入码。3 位 DAC 的传输函数如 Figure 1 所示。数字输入可以是 TTL、ECL、CMOS 或 LVDS，模拟输出可以是电压或电流。输出生成时，参考量（电压或电流）被分为二进制和/或线性分数，然后数字输入驱动开关，组合适当数量的这些分数以产生输出。

核心公式：

$$A_o=\frac{D_i}{2^N}\cdot \text{Ref}$$

其中 $A_o$ 为模拟输出，$D_i$ 为数字输入码，$N$ 为分辨率（位数），$\text{Ref}$ 为参考值（满幅）。

1.2 DAC 性能指标

静态/DC 性能：

• 增益误差（Gain Error）：转换器传输函数斜率与理想传输函数斜率的偏差
• 失调误差（Offset Error）：增益误差为零时，DAC 输出与理想传输函数的偏差，对所有输入码恒定
• 微分非线性（DNL）：每个输入码处实际步长与理想 1 LSB 步长的偏差。DNL 误差会导致量化效应之外的附加噪声和杂散
• 积分非线性（INL）：实际输出电压与端点间直线的理想输出电压的偏差，扣除失调和增益误差后计算。INL 误差也会导致输出中的附加谐波和杂散
• 单调性（Monotonicity）：DAC 在数字输入码递增时输出增加或保持不变→单调；输出减少→非单调

时域指标：

• 建立时间（Settling Time）：数字输入阶跃变化后，模拟输出建立到指定误差范围内所需的时间
• 毛刺（Glitch）：输入状态改变时注入转换器输出的电荷量
• 输出噪声（Output Noise）：高频逻辑信号通过馈通泄漏到转换器输出

频域/AC 性能：

• 无杂散动态范围（SFDR）
• 总谐波失真（THD）
• 信噪比（SNR）
• THD + N：谐波均方根加噪声与基波幅度之比

1.3 常见 D/A 架构

1.3.1 二进制加权架构（Binary-Weighted）

N 个二进制加权元件（电流源、电阻或电容）组合提供模拟输出。数字解码电路最少，但 MSB 与 LSB 加权元件之间的差值随分辨率增加而增大，使精确匹配变得困难。高分辨率 D/A 难以制造，对失配误差敏感。

1.3.2 电压分压器架构（Voltage Divider）

由 $2^N$ 个等值电阻组成，简化了匹配。输出由解码 $1/2^N$ 个开关确定，以在电阻串上的特定位置接入。该架构的优点是：完全单调、电压输出、低毛刺（每次码转换仅两个开关操作）。如果所有电阻等值，则线性良好。相关的电流输出架构使用 $2^N$ 个并联在电源电压和输出节点之间的等值电流源，电流在输出节点求和。主要缺点是对较高分辨率需要极大数量的电阻或电流源——分辨率超过约 8 位时面积和匹配变得不可行。然而，这些”全译码”架构常作为高分辨率”分段”DAC 的构建模块使用。

1.3.3 分段 DAC（Segmented DACs）

分段架构将转换器的全分辨率分散到两个或多个子 DAC 上，可用于电流输出和电压输出 DAC。Figure 3 展示了如何通过第二个分压器电路或不同架构进一步细分电阻串分压器中译码电阻上的电压。只要各个分段是单调的且两个缓冲放大器的失调小于 1 LSB，整个 DAC 的输出就保持单调。由于各个分段具有更低的分辨率，容易实现单调性。分段还有减少实现给定分辨率所需电阻（或电流源）数量的额外好处，允许更小的芯片面积。因此，高分辨率 DAC 通常采用分段结构。整体线性度仍由单个元件的匹配决定。

1.3.4 R-2R 梯形 DAC（R-2R Ladder DACs）

R-2R 或梯形架构简化了电阻匹配要求，因为只需要 2:1 比例的两种电阻值。R-2R 架构可用作电压模式或电流模式 DAC。

电流模式 R-2R（Figure 4a）：外部参考施加到 $V_{ref}$ 引脚。R-2R 梯形将输入电流分为二进制加权电流。这些电流根据数字输入导向节点 1 或节点 2。电流输出节点通常连接到配置为电流-电压转换器的运放。开关始终处于地电位，其电压额定值不影响参考电压额定值。如果开关设计为可双向承载电流，则可以使用可变或交流信号作为参考，形成乘法 DAC。$V_{ref}$ 的输入阻抗恒定且等于 $R$。缺点包括运放引入的反相需要正负电源，以及由于节点 1 处 DAC 输出阻抗随数字输入变化导致的运放稳定复杂化。电流模式操作还会导致更高的毛刺，因为开关直接连接到输出。

电压模式 R-2R（Figure 4b）：开关在 $V_{ref}$ 和地之间切换电阻。参考电压施加到节点 1。梯形上的每个梯级提供二进制缩放值，输出取为梯形终端的累积电压。输出电压具有恒定阻抗，简化了放大器稳定。正参考电压提供正输出，因此可以单电源操作。开关电容产生的毛刺最小化。缺点是参考输入阻抗变化很大，因此必须使用低阻抗参考。此外，开关在从地到 $V_{ref}$ 的范围内操作，限制了参考的允许范围。

对于高分辨率 DAC，通常将 R-2R 梯形架构与全译码 DAC 组合在分段架构中。例如，16 位 AD7546 是首批使用全译码 4 位电阻串与 12 位 R-2R 组合的 DAC 之一。65,536 个输出电平被分为 16 组，每组 4096 步。4 位分段按设计是单调的，因此 12 位 R-2R D/A 决定整体单调性。匹配和修调比完整的 16 位 DAC 容易得多。

1.3.5 Delta-Sigma 架构（Delta-Sigma Architecture）

ΔΣ 架构（也称过采样）可用于带宽需求不如线性度重要的 DAC（如音频 DAC）。该架构由数字插值滤波器、ΣΔ 调制器和 1 位 DAC 组成（Figure 5）。插值滤波器接受低速率输入数据流，插入零点以增加特定时间段内总字数的采样率。滤波器插值为插入的字赋值，使输出频谱中的噪声集中在高频。这具有将噪声推出带外、降低带内噪声和提高分辨率的效果。调制器充当信号的低通滤波器，将其转换为高速比特流，馈入 1 位 DAC。根据比特流中 1 或 0 的平均数量，DAC 输出将位于正负参考电压之间。1 位 DAC 可以实现非常高的线性度，理论上完全线性。转换器的主要部分使用数字电路，因此芯片面积和功耗可以保持较小。

1.3.6 制造工艺（Manufacturing Processes）

工艺	优势	劣势
双极（Bipolar）	良好的器件匹配→良好的 DC 性能	器件缩放困难，高分辨率需 R-2R 架构，功耗高，难以与 DSP 集成
CMOS	高密度低功耗逻辑和开关，工艺缩放简单，无 R-2R 网络需求，可与 DSP 集成，12 位线性度的良好器件匹配	放大器实现较困难，更高分辨率通常需要校准

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2. CMOS 电流模式 DAC（CURRENT MODE DACS IN CMOS）

亚微米 CMOS 技术已成为高采样率开关电流 DAC 设计的首选工艺。亚微米栅长 MOS 晶体管的开关速度可实现数百 MHz 乃至超过 GS/s 的采样率。与许多 ADC 中使用的要求高质量多晶-多晶或金属-金属电容的开关电容电路不同，开关电流 DAC 可以利用标准 CMOS 工艺。设计已从 0.8 μm 向下推进到 0.18 μm 及以下。需要注意，许多最佳电路技术受知识产权保护，开发商业产品时应特别注意。

几乎通用的做法是将 8 到 16 位的 DAC 分为两个或多个分段。MSB 段几乎总是由单位加权元件组成，并采用温度计译码。MSB 段中的位数可以从 4 位到 8 位不等，其中 5 位和 6 位是较常见的选择。其余位可以是二进制编码的，但也常进一步分段为温度计译码的中间有效位（ISB）段和 LSB 二进制编码段。一个值得注意的例外是文献 [10] 提出的方案，其中使用单位元件但以二进制方式组合和切换，实现了有竞争力的性能。

在标准双阱工艺（p 型衬底）上，PMOS 电流源和开关比 NMOS 更常用，尤其是当信号链中的下一级电路与 DAC 不在同一芯片上时。PMOS 器件可以将背栅隔离并偏置在电源或地以外的电位。在仅有正电源的系统中，PMOS 还提供将输出负载参考到地的便利性。较新的深亚微米三阱工艺虽能隔离 NMOS 器件，但其较差的 1/f 噪声性能和需要正电源参考输出负载限制了 NMOS 电流源的吸引力。

典型 CMOS DAC 结构（Figure 6）：14 位分辨率示例——5 个 MSB 由 31 个单位加权元件组成（温度计译码），每个单位元件包含共源共栅 PMOS 电流源和 PMOS 差分电流开关对。剩余 9 位进一步分段为 4 个温度计译码的中间位和 5 个二进制编码的 LSB。

2.1 功耗（POWER DISSIPATION）

CMOS 开关电流 DAC 的供电电流可分为三类：

1. 数字逻辑和时钟部分：直接随采样频率和数据模式缩放。CMOS 的优势是设计将从工艺和电源电压缩放中受益。

• 文献 [1]：60 μA/MSPS @ 5V，最高 125 MSPS
• 文献 [8]：56 μA/MSPS @ 3.3V，最高 200 MSPS
• 1.8V 操作：22 μA/MSPS，最高 100 MSPS（数字功耗降低 86%）
• 文献 [10]：消除二进制到温度计译码逻辑，进一步降低功耗（适用于 10 位性能水平）

2. 满幅输出电流：模拟供电电流的主要贡献者。流行的输出电流为 20 mA（在 50Ω 系统中提供 1V 信号摆幅）。降低满幅电流是折衷功耗与信号幅度的直接方式。

3. 模拟供电开销电流：来自带隙参考和各种偏置电路。偏置电路对 SFDR 性能有直接影响：

• 文献 [1]（无共源共栅）：20 mA 满幅输出 + 5 mA 开销，$F_{out}=10$ MHz 时 SFDR = 61 dBc
• 文献 [31]（含共源共栅）：开销增加 7 mA 至 12 mA，SFDR = 73 dBc（改善 12 dB）
• 文献 [8]（两级共源共栅）：总模拟供电电流 2.5 mA + 2 mA 满幅输出，SFDR = 78 dBc @ 10 MHz

某些设计中可使用混合电压工艺选项，让模拟部分从比数字译码逻辑更高的电源电压供电，在输出端提供更大的电压摆幅。

2.2 静态误差与匹配（STATIC ERRORS AND MATCHING）

CMOS 工艺中的器件匹配研究始于 Pelgrom 等人的经典工作 [11]。通过利用统计平均、版图技术和随机开关顺序，已报道达到 14 位的精度 [6]。

关键设计参数——栅过驱电压 $V_{gs}-V_T$：

• 0.6 μm 5V 工艺：$V_{gs}-V_T\approx 600$ mV，$V_T=935$ mV
• 0.35 μm 3.3V 工艺：$V_{gs}-V_T\approx 450$ mV
• 0.18 μm 1.8V 工艺：$V_{gs}-V_T\approx 250$ mV，$V_T=675$ mV

$V_{gs}-V_T$ 越大，$V_T$ 随机变化对电流源的影响越小。随着电源电压缩减，$V_{gs}-V_T$ 持续减小，匹配设计面临更大挑战。

分段比较表（归一化到 14 位 LSB 的 DNL 和 INL）

参考文献	分段方式	工艺 (μm)	14 位 DNL	14 位 INL
[1]	5-4-3	0.6	+4.0 LSB	-3.6 LSB
[8]	5-4-5	0.18	-2.6 LSB	+3.0 LSB
[5]	6-8	0.18	-0.7 LSB	-1.2 LSB
[2]	8-2	0.35	-1.6 LSB	-3.6 LSB
[12]	8-6	0.5	+0.15 LSB	+0.3 LSB

MSB 段使用的单位电流数量对线性度有显著影响。

版图技术

行列矩阵排列（Figure 7）：每个单元包含输出开关对、电流源（可能带共源共栅）、最终重定时锁存器和译码逻辑门。单元排列在二维阵列或矩阵中。每个单元中额外器件所需的面积增加了电流源器件之间的距离，导致精度劣势。文献 [2,12] 各使用 256 个单位元件用于 8 个 MSB，但报道的线性度相差近 10 倍。矩阵配置还迫使分布最终锁存时钟和行列数据线穿过单元，可能导致不期望的耦合到模拟输出和电流源偏置节点。

功能块排列（Figure 8）：电路块按功能排列。所有数据锁存器和二进制到温度计译码逻辑放在一个块中。输出开关排成单行，模拟电流从一侧进入，开关栅极驱动信号从另一侧进入。将所有电流源器件紧密放置在一起，可以实现最佳匹配。时钟和数据布线可以远离模拟输出和电流源偏置节点。

电流源匹配的版图技术

对角线排列（Figure 9a，Reynolds 专利 [23]）：64 个单元的 $8\times 8$ 矩阵沿对角线组合成 8 个电流源。这种互连方法简单，需要的金属层数最少，因为每组组合至少有两个成员位于边缘，所有内部单元都与其组的其他成员相邻。

共质心排列（Figure 9b）：单元围绕公共质心组合，所有 8 种组合到矩阵中心的平均距离相同。文献 [12] 提出了该基本概念的多种变体。这是一种更复杂的互连方法，需要更多金属层。许多组合是”被包围的”，矩阵边缘没有成员。

LSB 段电流生成

为确保最优差分线性度，应处理从 MSB 到剩余 LSB 之和的进位。对于低分辨率 LSB 段（4 到 5 位），矩阵中的单个晶体管可以二进制方式组合以产生所需电流值。对于更高分辨率的 LSB 段，一种流行方法是将额外的 MSB 单位电流源进一步细分，为 DAC 的其余低位提供电流。这确保所有 LSB 的总电流与 MSB 紧密匹配。电流分裂晶体管阵列（子 DAC）可以用作 MSB 单元中共源共栅器件的替代（Figure 10）。例如，9 位子 DAC 分路器可以进一步分段为 4 位温度计译码上段和二进制加权的 5 个 LSB。电流分路器栅极线可由独立于 MSB 共源共栅的控制环路驱动，在电流源漏极上闭合环路。这样，所有主 MSB 单位电流源的工作点现在匹配，即使有效共源共栅（MSB 的 MP1 和 LSB 的 MP2）具有潜在不同的 $V_{gs}$ 工作点。

2.3 自校准（SELF-CALIBRATION）

为达到更高精度或减小版图面积的同时提高良率，常采用修调或校准技术 [4,8,13,20,22]。自校准有两种基本方法：前台校准（Foreground）和后台校准（Background）。

前台校准：转换器必须离线，在校准期间不被使用，因为每个电流源被测量时都会从输出中移除。

后台校准：使用额外的电流源在校准期间替换每个电流源，允许 DAC 在使用中连续校准。但移除和替换电流源的操作可能引起额外干扰。校准时钟可与主 DAC 时钟同步或异步运行。

校正因子的存储方式

1. 动态电容存储（Figure 11，文献 [13] 提出）： 校正电压存储在 MOS 晶体管 MN1 的栅电容上。在校准模式下，MN1 通过 S2 二极管连接，栅极将稳定到使 $I_m$ 与 MN1 中电流之和等于 $I_{ref}$ 的值。在正常操作中，S1 将电流切换到输出，S2 断开，在 $C_{gs}$ 上保持电压。S2 断开时会向 $C_{gs}$ 注入少量误差电荷，因此必须注意 S2 的实现方式。这种动态技术需要持续刷新，适合于后台校准。

关键系统误差源：修调器件 MN1 和主电流源 $I_m$ 中的器件在校准模式和正常操作模式之间的工作条件可能不同。校准模式下（Figure 11a），器件的 $V_{ds}$ 等于 MN1 的 $V_{gs}$。但在正常操作模式下（Figure 11b），$V_{ds}$ 由连接到 OUT 端的电路设置。由于有限输出阻抗，操作模式下的电流将与校准配置中的电流不同。每个单元的调整量不同，限制了校准结果的精度。

2. 静态数字存储（Figure 12，文献 [4,8] 使用）： 数字校正值无需刷新，适用于前台校准。虚线框内的单位元件与主参考电流比较，通过 SAR 逻辑将差值调整到零。CAL DAC 在主电流源 MP1 的漏极注入并联校正电流。重定向电流的开关充当共源共栅器件，因此在两种情况下主电流源 MP1 的漏极电压被固定为相同值（在两级共源共栅开关的 $V_{gs}$ 匹配范围内）[27]。

校准算法：

• 第一周期：校准主电流 MP7，使其与 MSB 电流段 #1 相同（CAL DAC 设为中间值），修正 NMOS 镜像和比较器的系统性失调。主 $I_{ref}$ 的 CAL DAC 校准范围是其他 CAL DAC 的两倍。
• 第二周期：MSB 电流 #1 针对已调整的主电流进行校准，消除主电流 CAL DAC 步长差异引入的系统性误差。
• 后续周期：其余 MSB 电流依次调整，使其等于主电流。

6 位 CAL DAC 配置（Figure 13）： MSB 电流 MP1 的权重等于 512 个 14 位 LSB。MP2 与分裂器件的组合产生等于 16 LSB 的电流。提供 ±8 LSB（±1.5%）的修调范围足以覆盖最坏情况的匹配误差。MP2 工作在线性区，作为分裂阵列中器件的源极退化电阻。器件共 63 个单位，每个约等于 14 位主 DAC LSB 的四分之一。顶部两位是温度计译码的，由 3 个相等的 16× 分数生成。丢弃电流返回的电压由缓冲放大器强制近似等于 MP1 的漏极电压。

2.4 有限输出阻抗（FINITE OUTPUT IMPEDANCE）

开关多电流源架构中的一个 INL 机制是码相关输出阻抗（Figure 14a）。随着导通元件数量的增加，DAC 总有效输出阻抗减小，导致负载上出现非线性输出电压。

对于 $R_{sw}\gg R_L$ 的情况，单端 INL 误差相对于满幅电压的最大值近似为：

$$IN{L}_{max}\approx \frac{N_u\cdot (N_u-1)\cdot I_{unit}\cdot R_L}{4\cdot R_{sw}}$$

其中 $I_{unit}$ 为单位电流源幅度，$R_L$ 为负载阻抗，$N_u$ 为单位电流元件数量，$R_{sw}$ 为单位电流源阻抗。

反推给定 DAC 分辨率和 1/2 LSB INL 误差所需的 $R_{sw}$：

$$R_{sw}\gg \frac{N_u^2\cdot R_L}{2^{N_R+1}}$$

其中 $N_R$ 为 DAC 的总位数。

对于全差分输出配置，开关输出电阻要求大大降低 [14]。输出开关保持饱和区以最大化衰减。开关的小信号衰减由 $g_m/g_{ds}$ 的比值给出，典型值在 20–50 范围。

频率依赖性

Figure 14b 所示的寄生电容随输出频率增加降低电流源阻抗 [21]。包含一级或多级共源共栅可改善低频输出阻抗。Figure 15 展示了标准 0.18 μm CMOS 工艺中单位单元的仿真输出阻抗 vs 频率：

• 三角：开关 MP1/MP2 的漏-栅和漏-体结电容（始终存在）
• 圆形：主电流源直接连接开关对（无共源共栅）
• 方形：含一级共源共栅
• ×：含两级共源共栅

高频操作不仅要求开关共源节点电容小，还要线性。开关共源节点上的非线性背栅电容 C1（Figure 14b）产生奇次输出失真。可将单位增益电平移位放大器连接到开关共源节点，驱动开关和共源共栅的背栅 [4]，自举阱电容以消除非线性。

2.5 DAC 与 Flash ADC 的相似性（SIMILARITIES BETWEEN DAC AND FLASH ADC）

温度计译码段 DAC 与 Flash ADC 非常类似——复杂度和硬件都随分辨率翻倍。时钟分布网络同样重要。

传播延迟匹配（Figure 16a）：假设每个单元延迟相同，从底部单元 1 到顶部单元 n 沿时钟线延迟为 $d_1$，沿输出信号线延迟为 $d_2$，则当 $d_1=d_2$ 时采样时序保持。

恒定波前匹配（Figure 16b）：二叉树分布结构匹配延迟 [5]，时钟树从驱动器到每个单元等长，输出收集树从每个单元到输出焊盘等长。单元几何混洗打破线性梯度 [33]。

2.6 数字数据模式相关噪声（DIGITAL DATA PATTERN-DEPENDENT NOISE）

数据通过数字逻辑部分产生的噪声会在模拟输出中引起杂散和失真 [15]。专利 [24] 通过影子数据路径将噪声集中在 $F_s$ 或 $F_s/2$：每个时钟跳变时改变的总节点数恒定且独立于数据模式。

MMS（改进失配整形） [16]：将每时钟周期切换的单元数设为常数，将动态误差变为 DC 偏置和 $F_s/2$ 处能量。常数不能超过单元数的一半，限制了最大幅度或频率。

2.7 数据相关时钟负载（DATA-DEPENDENT CLOCK LOADING）

六管锁存器拓扑（Figure 17，专利 [24]）：数据在 D/DB 上提供，仅当时钟为低时允许改变。时钟上升沿传递 D→Q 和 DB→QB。时钟变低后由弱反相器正反馈保持。

数据相关时钟负载效应（Figure 18）：数据改变时时钟穿越中点的时间偏移 4 pSec。最终时钟缓冲器驱动的锁存器数量变化导致输出样本时移与变化率成正比，产生奇次失真。强时钟缓冲器可缓解。

恒定时钟负载方法（Figure 19 [29]）：将 $F_{clock}/2$ 与主数据异或产生镜像数据，使镜像锁存器仅在主锁存器不改变时改变。但 $F_{clock}/2$ 能量可能泄漏到主时钟。

面积/功耗更优：恒定时钟负载锁存器（Figure 20 [8,30]）： 标准锁存器（MN1,2 + INV1,2）底部增加补偿负载（MN3,4 + INV5,6）。对于所有输入组合，四个开关 MN1-4 的 S-D 电压总是两两平衡，使时钟驱动器提供的电荷与数据无关。$F_{clock}/2$ 处无能量，$2F_{clock}$ 处有能量。INV5,6 进入三态的延迟应与 INV1,2 锁存器再生时间大致相同。

2.8 开关栅极驱动（SWITCH GATE DRIVE）

差分输出开关对（MP1,MP2；Figure 21）可直接由 CMOS 逻辑的满电源轨摆幅输出（Figure 17 或 Figure 20 的 Q、QB 节点）驱动，这是最低功耗方案。然而，为获得最佳 SFDR 性能，输出电流开关对的栅极驱动信号的交叉点需要优化 [1,2]。

驱动差分开关的电路应确保两个开关不会同时完全关断，使电流源电流始终恒定流动。这最小化了开关共源节点 Cs 在转换期间的电压波动。任何丢失到寄生电容 C1 的电流都会引起输出失真。Cs 上的干扰应围绕标称 DC 值对称（Figure 21）。当无法完全消除干扰时，C1 必须最小化 [21]。同样重要的是，关断器件时无需将开关栅极拉到高于共源节点电压 Cs（即 $V_{gs}=0$），这减少了栅极驱动信号到输出或共源节点的馈通。

共源节点信号的输出摆动调制效应

另一个动态误差源来自差分开关 $g_{ds}$ 泄漏到节点 Cs 的衰减输出信号。Cs 上的信号幅度通常约为输出摆幅的 1/20（即 1V 摆幅时约 50 mV）。每个开关元件在传输函数的不同点导通，因此 Cs 节点上具有不同的波形。

在 Figure 22a 中，互补输出 IA 和 IB 被显示。参考 Figure 21，当 MP1 导通时节点 Cs 有 IA 的衰减版本，当 MP2 导通时有 IB 的衰减版本。Figure 22b 显示了开关元件在传输函数低端附近时 Cs 上的信号；Figure 22c 显示了开关元件在传输函数高端附近时 Cs 上的信号。

注意 Figure 20 中，MP1 和 MP2 切换的时间点由栅极驱动信号 G1、G2 的交叉点相对于节点 Cs 的电压值决定。如果 Cs 的相对值被输出摆幅和开关元件在传输函数中的位置调制，则开关改变的实际时间点也将是输出摆幅和它们在传输函数中位置的函数。这导致输出中出现信号相关定时误差。如 Figure 22b 所示，当 Cs 处于低点时 MP1 从导通切换到关断，当 Cs 接近高点时 MP1 从关断切换到导通。Figure 22c 的情况正好相反。定时误差的大小取决于 Cs 上信号的幅度和栅极驱动信号的上升/下降时间。

Figure 23 展示了示例情况的仿真结果，归一化差分输出电压 IA-IB 的过零点在三种情况下显示。水平轴为 5 pSec/格，垂直轴跨度为 1 mV。三种曲线对应 IA 和 IB 差值在开关翻转时为 -333 mV、0 V 和 +333 mV 的情况。对于这三种情况，节点 Cs 偏离其标称值总计 32 mV（约输出摆幅的 1/20）。时间偏移为 4 pSec，由本仿真中栅极驱动信号 G1、G2 的 125 pSec/V 差分压摆率导致。这在高频输出时可能成为显著的误差源。

栅极驱动电路

产生栅极适当信号的电路如 Figure 24 所示。最终锁存器的满电源轨摆幅输出 Q、QB（Figure 20）用于开关和关断 NMOS 器件 MN1-4，将两个输出 G1 和 G2 连接到设置输出共模电平的节点或 $V_{SB}$ 偏置节点。输出共模电平通常为地，但在本例电路中可在片外调整以适应其他电路（如混频器或调制器），其共模电压可能高达 1.2V 或更高。

对于每次数据转换，器件 MN1 或 MN4 从 $V_{SB}$ 节点抽取大的窄尖峰电流。通常开关驱动器偏置块需要设计为提供此电流并具有足够低的阻抗以在一个时钟周期内恢复到标称值。这通常需要相当大的静态 DC 电流，增加了功耗 [1,7]。添加 PMOS 器件 MP1-4 在数据跳变时从 VDD 电源提供类似的窄尖峰电流，允许开关驱动器偏置块以更小的静态电流设计。电路功耗现在更依赖于时钟频率和数据模式。为节省功耗，Figure 20 中的两个反相器 INV3,4 也可兼作驱动 Figure 24 中 MP1,2 栅极的两个反相器。

开关驱动器偏置发生器

Figure 25 展示开关驱动器偏置发生器。PMOS 器件 MP1 的尺寸模拟一个输出开关。节点 $V_{SB}$ 上的电压将等于节点 OT_CM（Figure 24 的输出共模电平）加上 MP1 的 $V_{gs}$。由 BIAS2 驱动的 NMOS 器件 MN1 确定块的总体电流水平。MN1 的部分电流被 MN2 分流，并通过 MP3 到 MP2 的镜像增益（约 3 倍）提供电流到 MP1 源极。此反馈提供一定程度的调节并降低节点 $V_{SB}$ 的动态阻抗。

2.9 归零开关（RETURN-TO-ZERO SWITCHING）

在 DAC 输出端重定时数据样本的另一种方法是使用归零输出级，如文献 [6] 所提出。在数据驱动的电流开关和外部输出负载之间的输出路径中添加了额外的开关，如 Figure 26 所示（针对差分输出之一）。开关 MN1 在半个时钟周期内关断（DAC 电流开关改变时），然后在电流建立后重新导通。电阻 R1 在 MN1 关断时提供负载。同样，开关 MN2 在另一个开关关断时通过电阻 R2 将输出短接到地，实现归零操作。这有效减少了各 DAC 开关之间的定时偏差。但归零输出会损失一半信号幅度（6 dB）。

归零开关可以减少数字数据噪声引起的定时误差导致的失真，但非常高的采样率下如果输出在每个半周期内未完全建立，则历史效应或符号间干扰未被消除，可能导致信号相关失真。注意此方案并非完全无信号相关定时误差——MN1 和 MN2 的导通和关断点取决于 OUT 节点上的信号电平。

2.10 四开关/恒定数据活动（QUAD SWITCHING/CONSTANT DATA ACTIVITY）

动态元件匹配（DEM）或失真扩散技术是提高 SFDR 的流行方法，将失真扩散为输出中的类似噪声的分量。随机扩散产生更白噪声的结果。其他方法可以将噪声特性整形到带外。DEM 虽然会增加数据活动量，但每个时钟周期并不恒定。使用恒定切换技术时，失真或噪声以采样频率处的频谱形式集中。

四差分电流开关

针对数据模式相关动态误差的另一种方法（文献 [12] 指出）是四差分电流开关，文献 [17] 为过采样 DAC 提出，文献 [5] 为多 bit 奈奎斯特 DAC 再次提出。通过使用四个开关代替普通的两开关，实际上交织了两个归零开关。四开关配置如 Figure 27 所示。四个开关器件 MP1-4 共享单一公共源连接 Cs，相比传统两开关方案寄生电容几乎翻倍。单位元件电流 $I_{msb}$ 像普通差分开关一样提供给节点 Cs。

Figure 28 的开关波形显示，给定时钟周期内四个开关中只有一个导通，三个栅极高、一个栅极低。每个时钟周期，低的栅极跳变为高，另一个栅极跳变为低。图底部 IA 和 IB 处的输出指示 $I_{msb}$ 的流向。IA 和 IB 的输出逻辑上与普通差分开关相同。即使电流不改变输出，也会出现开关毛刺（如所示）。以这种方式切换消除了 RZ 开关中由于脉冲宽度不均匀导致的非线性，因为每个脉冲具有相同宽度。每个时钟跳变至少有两个且仅有两个信号跳变（一个上升、一个下降）。通过恒定的开关切换，开关噪声现在被移到采样时钟频率。同样重要的是，开关共源节点 Cs 上的干扰恒定且独立于输入数据模式。然而，Cs 上的电压仍会受 IA 和 IB 摆幅的影响，与普通差分开关一样。

四开关结合了 RZ 开关和普通差分开关的优点，适用于高采样率，减少了跳变相关噪声。缺点是复杂度增加——需要生成四个栅极信号，且由于每个时钟周期有一对开关切换，动态功耗增加。

2.11 结论（CONCLUSIONS）

本文讨论了现代开关电流 DAC 中误差和失真的几个主要贡献因素：

1. 静态器件匹配：可通过统计平均或校准解决
2. 输出阻抗变化：可通过包含一级或多级共源共栅以及确保输出开关保持饱和区来减少影响
3. 栅极驱动信号：交叉点优化对 SFDR 至关重要
4. 时钟分布：如同 Flash ADC 一样是关键因素
5. 数字数据模式相关噪声：需要专门处理
6. 时钟噪声：可能是失真的主要来源
7. 归零开关：可用于重定时输出采样时间
8. 四开关和恒定数据活动切换技术：可将杂散输出移到采样频率

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