Wang 2025 FILO-DWA 多比特 ΔΣ ADC 深度解析

基本信息

项目	内容
作者	Xing Wang, Chaoyang Xing, Yi Zhong, Lu Jie, Nan Sun
机构	清华大学电子工程系
期刊	IEEE TCAS-II, Vol. 72, No. 5, May 2025
DOI	10.1109/TCSII.2025.3554617
类型	Express Brief（短文）
仿真平台	三阶 17 级 ΔΣ ADC，OSR = 32，DAC 失配 $\sigma =0.01$

论文定位

初学者提示：多比特 ΔΣ ADC 的性能瓶颈通常是反馈 DAC 的元件失配。DWA（Data Weighted Averaging）是最常用的失配整形技术，但有两个固有缺陷。本文提出的 FILO-DWA 以接近 DWA 的硬件代价达到近似二阶 DEM 的性能。

DWA 的两大固有缺陷

1. 整形能力不足：一阶失配整形对高精度 ADC（>16 bit）不够用
2. 小信号谐波失真（kink）：FIFO 选择模式下，失配误差与输入信号相关 → 产生输入频率的谐波 → SNDR 幅度扫描曲线出现”折角”（kink）

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核心概念：FIFO vs FILO 选择模式

DWA 的 FIFO 选择模式

初学者提示：传统 DWA 用指针（pointer）+ 温度计码解码 + 桶形移位器实现。元素按固定顺序循环选择——先选的元素在下一轮还是先选（First-In-First-Out）。

• 优点：均匀分配 DAC 元素使用次数 → 一阶失配积分均匀分布 → 一阶失配整形
• 缺点：相同使用次数的元素，选择顺序固定（E1 永远优先于 E2）→ 失配误差与输入相关 → 谐波

二阶 VQ-Based DEM 的 FILO 选择模式

• 使用二阶数字积分器 + 排序网络
• 按二阶积分值排序选择 DAC 元素 → 二阶积分均匀分布 → 二阶失配整形
• FILO 模式：上一轮最先选的元素在下一轮最后选（First-In-Last-Out）
• 效果：消除谐波 + 更强的低频失配抑制
• 代价：$O(M^2\log M)$ 排序复杂度（$M=32$ 时门数 > 50× DWA）

关键洞察：FILO 模式的本质

$$\text{FIFO: }s{v}_1\text{ 和 }s{v}_8\text{ 的二阶积分差}\to \text{无界}$$ $$\text{FILO: }s{v}_1\text{ 和 }s{v}_8\text{ 的二阶积分差}\to \text{有界}$$

二阶积分等效于低通滤波器，FILO 确保低通滤波后的 DEM 输出更均匀分布 → 带内线性度增强。

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FILO-DWA 原理

架构

FILO-DWA 保留 DWA 的指针机制，但用**可变顺序寄存器（order register / rank block）**替代桶形移位器和温度计码解码器：

组件	DWA	FILO-DWA
指针	✓	✓
温度计码解码器	✓	✗
桶形移位器	✓	✗
Rank 计算模块	✗	✓（每 DAC 一个）

选择顺序更新规则

情况 1：指针未完成一轮（$D_{in}+PT<M$）

• 本轮被选元素移到顺序数组最前面（rank 降低）
• 在它们之前的元素 rank 增加
• 效果：先选的元素在下一轮还是先选 → 类似 DWA 但保持 FILO 特性

情况 2：指针完成一轮（$D_{in}+PT\ge M$）

• 上一轮被选元素移到未选元素前面
• 它们在下一轮将被立即选中
• 效果：先选的元素在下一轮最后选 → FILO 行为

DAC 输出逻辑

$$s{v}_i=C_0\oplus C_1\oplus C_2$$

其中：

• $C_0$：$D_{in}+PT\ge M$（指针是否完成一轮）
• $C_1$：$Ran{k}_i\ge PT$（rank 是否大于指针）
• $C_2$：$Ran{k}_i\ge P{T}_N$（rank 是否大于更新后指针）

Rank 更新规则

情况	$C_0$	$C_1$	$C_2$	含义	Rank 更新
1	0	1	0	本轮被选	$Ran{k}_i-PT$
2	0	0	0	本轮已选过	$Ran{k}_i+D_{in}$
3	0	1	1	本轮未选	不变
4	1	1	1	上轮被选	$Ran{k}_i+D_{in}-M$
5	1	0	1	当前未选	$Ran{k}_i-PT+M$
6	1	0	0	新一轮被选	不变

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性能对比

频谱性能（三阶 17 级 ΔΣ，OSR=32，$\sigma =0.01$）

输入幅度	指标	DWA	FILO-DWA	二阶 DEM
−1 dBFS	SNDR	96.5 dB	98.3 dB	99.5 dB
−1 dBFS	SFDR	99.3 dB	103.3 dB	~105 dB
−40 dBFS	SNDR	49.4 dB	59.9 dB	60.9 dB
−40 dBFS	SFDR	52.2 dB	72.8 dB	~75 dB

关键结果：

• FILO-DWA 在 −40 dBFS 时 SNDR 提升 10.5 dB，SFDR 提升 20.6 dB
• 与二阶 DEM 仅差 ~1 dB

硬件复杂度对比

DEM 方案	排序复杂度	门数（$M=32$）	阶数
DWA	$O(M\log M)$	1×	一阶
FILO-DWA	—	~1.5×	一阶（但效果近二阶）
二阶 VQ-DEM	$O(M^2\log M)$	>50×	二阶

核心优势：FILO-DWA 门数比二阶 VQ-DEM 少 10 倍以上，但性能几乎相同。

与其他一阶 DEM 方案对比

方案	消除 kink	提升整形能力	硬件开销
DWA	✗	✗	基准
Randomized DWA	部分（噪声基底升高）	✗	低
Advanced DWA (ADWA)	✓（引入随机性）	✗	低
Bi-Directional DWA	✓	部分	中等
IDWA + Offset	✓（特定条件下）	✗	中等
FILO-DWA	✓	✓	低

初学者提示：FILO-DWA 在所有已发表的一阶低成本 DEM 方案中，在所有输入幅度下都达到了最优 SNDR，且无 kink 现象。

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电路实现细节

8 输出 FILO-DWA 结构

• 指针 $PT$：3-bit 寄存器，记录已用 DAC 元素
• 加法器：3-bit，$P{T}_N=PT+D_{in}$
• Rank 计算模块（×8）：
  • 有限状态机 + 3-bit 寄存器
  • 根据 $D_{in}$ 和 $PT$ 更新 $Ran{k}_i$
  • 通过比较 $Ran{k}_i$、$PT$、$P{T}_N$ 判断 DAC 是否被选中

关键设计特点

• 无需排序网络（DWA 的桶形移位器被 rank 比较替代）
• 无需二阶数字积分器
• 条件变量 $C_0,C_1,C_2$ 的简单逻辑组合即可完成选择
• Rank 更新基于简单加减运算

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与 ΔΣ 调制器设计的关系

FILO-DWA 作为 DWA 的高效替代方案，适用于所有需要多比特反馈 DAC 的 ΔΣ 调制器：

应用场景	参见页面	意义
CT ΔΣ 调制器	CT-ΔΣ调制器设计基础	多比特 DAC 失配整形
I-ΔΣ ADC	Mokhtar 2022 DAC-Calibration-Free CT IADC 97dB SFDR 深度解析	VBW 方案替代校准
高阶调制器	Shi 2022 4th-Order CT DSM NS-SAR 深度解析	NS-SAR 中的 DAC 线性化

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交叉引用

概念	参见页面
DWA 技术	数据加权平均(DWA)技术
DEM 概述	动态元件匹配(DEM)技术
多比特 DAC 失配	多比特DAC失配与线性化
矢量量化器 DEM	VQ-Based DEM技术

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公式速查表

公式	含义
$s{v}_i=C_0\oplus C_1\oplus C_2$	FILO-DWA 输出逻辑
$C_0=(D_{in}+PT\ge M)$	指针是否完成一轮
$C_1=(Ran{k}_i\ge PT)$	Rank 是否超过当前指针
$C_2=(Ran{k}_i\ge P{T}_N)$	Rank 是否超过更新后指针
门数比 $\approx 10:1$（FILO-DWA vs VQ-DEM, $M=32$）	硬件复杂度优势
SNDR 提升 +10.5 dB（−40 dBFS）	vs DWA
SFDR 提升 +20.6 dB（−40 dBFS）	vs DWA