Oh 2016 Energy-Efficient Capacitance-to-Digital Converters 深度解析

Oh 2016: Energy-Efficient CDCs for Millimeter Sensor Nodes

来源: S. Oh, W. Jung, H. Ha, J.-Y. Sim, D. Blaauw, “Energy-Efficient CDCs for Millimeter Sensor Nodes,” in Efficient Sensor Interfaces, Advanced Amplifiers and Low Power RF Systems (AACD 2015), Springer, 2016, pp. 45–63.

基本信息

项目	内容
作者	Sechang Oh, Wanyeong Jung, Hyunsoo Ha, Jae-Yoon Sim, David Blaauw (Univ. of Michigan)
工艺	0.18 µm CMOS
特点	四种 CDC 架构对比：SAR+CDS、增量ΔΣ+Zoom-in、双斜率、全数字延迟链放电

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1. SAR CDC with Correlated Double Sampling (CDS)

架构原理（Fig. 2-3）

将传感器电容 $C_{SENS}$ 与 SAR ADC 的 CDAC 解耦，通过四步 CDS 操作产生差分输出：

CDS 四步操作：

1. Pre-charge1: $C_{SENS}$ 充电至 VDD, $C_{REF}$ 至 VSS
2. Sample1: 电荷转移到 $C_{SAMPLE}$ → 输出正比于 $C_{SENS}-C_{REF}$
3. Pre-charge2: 交换 $C_{SENS}$ 和 $C_{REF}$ 极性
4. Sample2: 产生相反极性输出

最终差分输出：$Q_{SAMPLE}=2\cdot (C_{SENS}-C_{REF})\cdot V_{DD}$

优势：

• $V_{REF}$ 变化和 $V_{OS}$ 完全共模抵消
• 外部 $C_{SENS}$ 的寄生电容不影响采样结果
• 宽转换范围：2.5–75.3 pF

电路实现

• 差分 CDAC + 异步 SAR 逻辑
• CREF Select Logic：8 种 CREF 值（7.5–70.5 pF, 9 pF 步进）的 3b 选择
• 相邻 CREF 范围 1 pF 交叠 → 避免 bang-bang 更新 + 校准工艺偏差
• A-D 转换阶段放大器关断以节省功耗

测试结果

参数	值
工艺	0.18 µm CMOS
面积	0.49 mm²
功耗	119–160 nW（$C_{SENS}$ 从最小到最大）
供电	模拟 1.2 V, 数字 0.9 V
SNR	>55.4 dB
分辨率	6.0 fF
FoM	0.54–1.3 pJ/conversion-step

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2. Incremental CDC with Zoom-In SAR Converter

架构（Fig. 5）

两步混合架构：

1. SAR 阶段：9b 异步 SAR 粗量化 → 产生整数部分 $N$
2. ΔΣ 阶段：二阶前馈增量 ΔΣ 细量化 → 产生小数部分 $F$

最终输出：$N.F$

优势：

• SAR 阶段后调制器 OSR 降至 32 → 显著降低转换能量
• SAR 阶段 OTA 旁路 → 额外节能
• 输入需近 DC（适合慢变传感器信号）

电路实现（Fig. 6-7）

• 异步 SAR 逻辑：一个全局时钟周期内完成转换 → 静态功耗降低 90%
• 0.5-bit 偏移：CDAC 额外单位电容 $C_u$ 实现
• DEM + 共心 (CC) 配置抑制 CDAC 失配
• OTA 使用 Cascoded Inverter Amplifier：OTA1=12 µW, OTA2=1 µW
• 比较器：两级 sense amplifier, 100 µV 分辨率

测试结果

参数	值
工艺	0.18 µm CMOS
面积	0.46 mm²
供电	1.4 V
SNR	94.7 dB
分辨率	0.16 fF
OSR	32
采样率	4.29 kS/s
功耗	33.7 µW
FoM	175 fJ/conversion-step

线性度（Fig. 9）：

• DEM + CC ON：INL < ±50 ppm (≈14.3-bit)
• CC OFF：ΔΣ 工作范围越界 → 非线性增加
• DEM OFF：SAR 和 ΔΣ 使用不同 CDAC 单元 → 完全失位

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3. Dual Slope CDC with Charge Subtraction

架构（Fig. 10）

传统双斜率 ADC 的能效改进版：

1. 采样阶段：$C_{sensor}$ 和 $C_{base}$ 电荷差传递至 $C_{integ}$
2. 放电阶段：使用 $C_{ref}$ 迭代减法移除 $C_{integ}$ 电荷
3. 计数：放电周期数 → 数字码 $Code=4\cdot (C_{sensor}-C_{base})/C_{ref}$

能效优化

技术	效果
可配置电容阵基线抵消	缩小输入范围 → 减少转换时间和能量
电荷减法（Fig. 12）	时间常数从 $(C_{sensor}+C_{ref})/g_m$ 降至 $C_{ref}/g_m$
双精度比较器（Fig. 10）	粗比较器（720 µV rms, 小面积）+ 精比较器（100 µV rms）
OTA 单级设计	尾电流仅 32 nW

测试结果

参数	值
分辨率	8.7 fF
SNR	44.2 dB
功耗	110 nW
转换时间	6.4 ms

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4. Fully-Digital Iterative Delay-Chain CDC

原理

使用迭代延迟链放电实现全数字 CDC：

• 无需模拟 OTA 或比较器
• $C_{sensor}$ 影响延迟链的充放电时间
• 通过计数延迟链的振荡周期数数字化电容值

优势

• 极低功耗（nW 级）
• 最小面积（全数字）
• 适合大规模传感器阵列集成

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5. 四种 CDC 架构对比

架构	SNR	分辨率	功耗	FoM	适用场景
SAR+CDS	55.4 dB	6.0 fF	119–160 nW	0.54–1.3 pJ/c-s	宽范围传感器
Zoom-in Incremental	94.7 dB	0.16 fF	33.7 µW	175 fJ/c-s	高精度慢变信号
Dual-slope	44.2 dB	8.7 fF	110 nW	—	超低功耗场景
Delay-chain	—	—	nW 级	—	大规模阵列

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