Bonizzoni 2016: Smart-DEM for Energy-Efficient Incremental ADCs
来源: E. Bonizzoni, Y. Liu, F. Maloberti, “Smart-DEM for Energy-Efficient Incremental ADCs,” in Efficient Sensor Interfaces, Advanced Amplifiers and Low Power RF Systems (AACD 2015), Springer, 2016, pp. 3–22.
基本信息
| 项目 | 内容 |
|---|---|
| 作者 | Edoardo Bonizzoni, Yao Liu, Franco Maloberti (University of Pavia) |
| 工艺 | 混合 0.18–0.5 µm CMOS |
| 功耗 | 280 µW（模拟 200 µW + 数字 80 µW） |
| 性能 | 16.7-bit 分辨率 @ 5 kHz BW, FoM = 174.95 dB (Schreier), 260 fJ/conv. (Walden) |
| 特点 | 首次提出针对增量 ADC 的 Smart-DEM 算法 |
核心贡献
本文提出 Smart-DEM (SDEM) 算法，专门针对 多比特增量型 ADC 的反馈 DAC 单元失配补偿。与传统 DEM 方案（如 DWA）不同，SDEM 利用增量 ADC 运行时序中误差注入时间权重的非均匀性，动态平衡各单元权重，使残余失配误差趋于零。
1. 增量 ADC 基本原理
一阶增量 ADC
一阶增量 ADC 由一个延迟积分器、比较器和 2 电平 DAC 组成。每次转换开始时积分器复位，经过 个时钟周期后：
输入信号 可恢复为：
一阶 IADC 的分辨率：
即 -bit 分辨率需要 个时钟周期，效率极低。
二阶增量 ADC
二阶结构包含两个延迟积分器、前馈路径 和路径系数 ：
分辨率公式：
R_{2-ord} = \log_2\left(\frac{c_1c_2 (N-1)(N-2)}{2!}\right)$ 取 $N=1024, c_1=c_2=1$，二阶可达 19-bit，而一阶仅 10-bit。 ### 推广到 L 阶R_{L-ord} = \log_2\left(\frac{c_1c_2\cdots c_L \cdot (N-1)(N-2)\cdots(N-L)}{L!}\right)
### 单比特 vs 多比特的关键权衡 | 维度 | 单比特 (2-level) | 多比特 (M-level) | |------|-----------------|-----------------| | DAC 线性度 | 固有线性 | 需 DEM/校准 | | 积分器摆幅 | 大（可能 slewing） | 小 | | 稳定性 | 高阶需分数系数 | 系数可设为 1 | | 效率损失 | 高阶严重损耗 | 接近理论最大值 | 示例：三阶单比特调制器（[12]）$c_1=0.5674, c_2=0.5126, c_3=0.3171$，$N=128$ 时分辨率仅 14.9-bit（理论最大 18.3-bit）。四阶单比特（[13]）$c_1=0.25, c_2=0.4, c_3=0.22, c_4=0.11$，损失 >8.7-bit。 ### kT/C 噪声分析 对于 SC 实现的二阶 IADC，每周期输入噪声功率 $2kT/C_S$，总噪声功率：v_{n,tot}^2 = \frac{2kT}{C_S}\sum_{i=1}^{N-2} i
v_{n,in}^2 = \frac{v_{n,tot}^2}{G_{2-ord}^2}, \quad G_{2-ord} = \frac{(N-1)(N-2)}{2}
为达到 $R_{2-ord}$ 分辨率，要求 $v_{n,in} < V_{LSB}/2$：C_S > \frac{8kT\sum_{i=1}^{N-2} i^2}{G_{2-ord}^2 \cdot V_{LSB}^2}, \quad V_{LSB} = \frac{V_{FS}}{2^{R_{2-ord}}}
--- ## 2. Smart-DEM 算法 ### 核心思想 对于 $m$-bit DAC，单位单元数为 $M=2^m$，每个单元的失配为 $\delta_i(i=1,2,\ldots,M)$，满足 $\sum\delta_i=0$。 增量 ADC 的关键特性：误差注入的**时间权重不均匀**。早期注入的误差被积分器累积更多周期，权重更大。总误差为：\delta_{tot} = W_1\delta_1 + W_2\delta_2 + \cdots + W_M\delta_M
若所有 $W_i$ 相等，则 $\delta_{tot}=0$（由 $\sum\delta_i=0$）。 ### L 阶方案的权重计算 对于多比特 L 阶方案（Fig. 3），第 $k$ 周期误差的权重：W_{L-ord}(k) = \frac{(N-k-1)(N-k-2)\cdots(N-L)}{L!}
特别地： - 二阶：$W_{2-ord}(k) = N - k - 1$ - 三阶：$W_{3-ord}(k) = (N-k-1)(N-k-2)/2$ ### 算法流程 ``` Step 1: 复位所有单元权重 W_i = 0 (i = 1,2,...,M) Step 2: 每个时钟周期选择权重最小的单元 Step 3: 计算当前周期权重 W(k)，更新被选单元权重 Step 4: 排序并归一化（减去最小值防溢出） Step 5: 重复至转换结束 ``` **示例**（Fig. 5）：3-bit 二阶方案，$N=256$，$M=10$，$V_{in}=0.305V_{ref}$ - 复位后 $W_i=0$ - 周期1：$D_{out}=6$（选中 C1–C6），$W(1)=254$，更新权重 - 周期2：$D_{out}=7$（选中 C4–C10），$W(2)=253$ - 排序后减去最小值防溢出 - 256 周期后各 $W_i$ 差异 $\leq 1$，残余误差可忽略 该方案的分辨率：R_{2-ord,multibit} = \log_2\left(\frac{c_1c_2 (N-1)(N-2)}{2!}\right) + b_q
其中 $b_q$ 为量化器位数。$N=256, b_q=3$ 时理论分辨率 18-bit。 --- ## 3. 设计实例与仿真 ### 3.1 二阶方案（Fig. 4） 参数：$N=256$，$b_q=3$，$V_{FS}=3.3V$，DAC 摆幅 $1.25V_{ref}$ → 10 个单元 **仿真条件**：失配为正态分布 $\mu=0, \sigma=0.08\%$，直流输入 $-V_{ref}$ 到 $+V_{ref}$ | DEM 方案 | 最大 INL (LSB@17.98-bit) | |---------|------------------------| | 无 DEM | ~101 LSB | | DWA | ~0.9 LSB | | **Smart-DEM** | **< 0.5 LSB** | **大失配条件**：$\sigma=0.8\%$： | DEM 方案 | 最大 INL | |---------|---------| | 无 DEM | 1019.6 LSB | | DWA | 4.3 LSB | | **Smart-DEM** | **< 0.5 LSB** | 权重收敛分析（Fig. 8）：10 个单元在 256 周期结束时最大权重差异仅 2（17,786 vs 17,784），残余误差可忽略。 ### 3.2 三阶方案（Fig. 9） 参数：$N=61$，$b_q=3$ → 18-bit 分辨率，DAC 摆幅 75% 超量程 → 14 个单元 **$\sigma=0.035\%$**： | DEM 方案 | 最大 INL (LSB@18.06-bit) | |---------|------------------------| | 无 DEM | 127.8 LSB | | DWA | 3.9 LSB | | **Smart-DEM** | **< 0.5 LSB** | **$\sigma=0.35\%$**： | DEM 方案 | 最大 INL | |---------|---------| | 无 DEM | 1319.8 LSB | | DWA | 38.4 LSB | | **Smart-DEM** | **< 0.53 LSB** | > SDEM 对二阶和三阶方案均有效，INL 始终控制在 0.5 LSB 附近，而 DWA 在大失配下性能严重退化。 --- ## 4. 芯片实现 ### 架构（Fig. 12） 二阶 3-bit 增量 ADC，使用**数字前馈**路径替代传统的模拟前馈： - 第一积分器：无延迟，chopper 输入/输出 - 第二积分器：有延迟 - 3 个 ADC 分别量化输入信号、一阶和二阶积分器输出 - 数字输出为三级 ADC 结果之和 关键参数： | 参数 | 值 | |------|------| | DAC 单元数 | 6 个（双极性，等效 12 个单端） | | 单位电容 $C_u$ | 450 fF | | 第一运放 | 可循环折叠共源共栅 (RFC)，DC gain=95 dB, GBW=19 MHz | | 第二运放 | 标准全差分折叠共源共栅，83 dB, 21 MHz | | 数字部分 | ~1200 gates，SDEM FSM + Insert-Sorting + Cross Network | | 失调消除 | One-step chopping [19] | ### 实验测试结果 **噪声与失调**（Fig. 15，2048 次零输入测量）： | 配置 | 均值 (LSB) | 标准差 (LSB) | 等效输入噪声 | |------|-----------|-------------|-------------| | SDEM Disabled | 160.8 | 1.58 | 18 µV | | SDEM Enabled | 155.7 | 0.87 | 10 µV | | SDEM + One-step Chopping | 0.85 | 0.86 | 9.7 µV | **线性度**（FFT 频谱，Fig. 16）： | 条件 | 低频 ($f_{in}=833.3$ Hz) | 近 Nyquist ($f_{in}=4.135$ kHz) | |------|------------------------|-------------------------------| | 无 SDEM | SNR=82 dB, HD3=-61 dB | HD3=-63 dB | | 有 SDEM | SNR=105 dB (17.15-bit), HD3=-92 dB | SNR=103.7 dB (16.93-bit), HD3=-90 dB | **优化参考电压**：$V_{ref}=2.775$ V 和 $0.525$ V → 限制第一运放输出摆幅 → 消除失真 → SNR=102.4 dB，FoM=174.95 dB **DNL**（Fig. 17）：正弦波直方图法测得 $[-0.8, +1]$ LSB @18-bit **芯片面积**：$1270 \times 900$ µm²（含焊盘 $1600 \times 1300$ µm²），SDEM 仅占 6% **功耗**： | 部分 | 功耗 | |------|------| | 模拟 | 200 µW @ 3.3 V | | 数字 | 80 µW @ 1.5 V (82 MHz) | | **总计** | **280 µW** | **性能总结**： | 指标 | 值 | |------|------| | 分辨率 | 16.7-bit @ 5 kHz BW | | 采样率 | 10 kS/s | | 时钟频率 | 2.56 MHz | | SNDR (优化参考) | 102.4 dB | | SFDR (低频) | 92 dB | | Schreier FoM | 174.95 dB | | Walden FoM | 260 fJ/conv.-step | --- ## 5. 结论 - 多比特量化在增量 ADC 中有效的前提是**须补偿多电平 DAC 的失配** - Smart-DEM 利用增量 ADC 误差权重的**时间非均匀性**动态平衡各单元的使用 - 与 DWA 相比，SDEM 在大失配条件下 INL 仍 < 0.5 LSB，而 DWA 退化至 4–38 LSB - 二阶 3-bit 原型芯片验证：17-bit 分辨率、5 kHz BW、280 µW - SDEM 数字面积仅占芯片有效面积的 6%，开销极小 --- ## 关键公式速查 | 公式 | 含义 | |------|------| | $R_{2-ord} = \log_2\left(\frac{c_1c_2 (N-1)(N-2)}{2!}\right)$ | 二阶 IADC 分辨率 | | $W_{L-ord}(k) = \frac{(N-k-1)(N-k-2)\cdots(N-L)}{L!}$ | L 阶 IADC 中第 $k$ 周期误差权重 | | $C_S > \frac{8kT\sum i^2}{G^2 V_{LSB}^2}$ | kT/C 噪声约束的最小采样电容 | | $R_{2-ord,multibit} = R_{2-ord} + b_q$ | 多比特二阶 IADC 分辨率 | ## 相关页面 - [[Ch02 Micropower Incremental ADCs]] — 两级增量 ADC（同论文集） - [[Márkus 2004 Incremental ΔΣ Converters Theory 深度解析]] — IADC 奠基性理论 - [[增量型ΔΣ转换器]] — IADC 概念总览 - [[动态元件匹配 (DEM) 技术]] — DEM 技术综述 - [[Franco Maloberti]] — 本文作者，数据转换器权威 - [[Pavan ΔΣ 数据转换器 深度解析]] — ΔΣ 系统级教材